JPH0473938A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0473938A JPH0473938A JP2186878A JP18687890A JPH0473938A JP H0473938 A JPH0473938 A JP H0473938A JP 2186878 A JP2186878 A JP 2186878A JP 18687890 A JP18687890 A JP 18687890A JP H0473938 A JPH0473938 A JP H0473938A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は半導体装置に関し、例えばＭＯＳ型等の絶縁
型ゲートを有する半導体装置に係わる。
型ゲートを有する半導体装置に係わる。
（従来の技術）
絶縁型ゲートを有する半導体装置においては、その構造
上、その製造工程中に電気的に孤立した導体膜が形成さ
れる。例えば、通常使用されているシリコンゲートＭＯ
５型トランジスタでは、ゲート電極形成の際、これを構
成するポリシリコンのパターニング工程以後、ソース／
ドレイン形成工程、コンタクト孔の開孔工程（該ゲート
電極に対して、及び該ゲート電極に接続される配線に対
しての双方を含む）・・・最終配線工程までは、基板に
対して電気的に孤立した状態となっている。−般にコン
タクト孔の開孔工程は、ＲＩＥ法が用いられる。ＲＩＥ
法は、エツチングする膜に対してイオンを照射するため
、エツチングがゲート電極（孤立した導体膜）に達した
とき、該ゲート電極は荷電粒子にさらされ、ゲート電極
は帯電状態となる。この帯電量をＱ１ゲート容量をＣと
仮定した時、ゲート絶縁膜に印加される電圧Ｖは、■−
０／Ｃ・・・（１） と表される。＜１）式より帯電ｊｉＱが増加すると電圧
Ｖは大となることが判る。電圧Ｖが大となるとゲート絶
縁膜に過大な電界がかかり、ゲート絶縁膜の破壊、ある
いはゲート絶縁膜に損傷、あるいはトランジスタの特性
変化等の問題を生じる。
上、その製造工程中に電気的に孤立した導体膜が形成さ
れる。例えば、通常使用されているシリコンゲートＭＯ
５型トランジスタでは、ゲート電極形成の際、これを構
成するポリシリコンのパターニング工程以後、ソース／
ドレイン形成工程、コンタクト孔の開孔工程（該ゲート
電極に対して、及び該ゲート電極に接続される配線に対
しての双方を含む）・・・最終配線工程までは、基板に
対して電気的に孤立した状態となっている。−般にコン
タクト孔の開孔工程は、ＲＩＥ法が用いられる。ＲＩＥ
法は、エツチングする膜に対してイオンを照射するため
、エツチングがゲート電極（孤立した導体膜）に達した
とき、該ゲート電極は荷電粒子にさらされ、ゲート電極
は帯電状態となる。この帯電量をＱ１ゲート容量をＣと
仮定した時、ゲート絶縁膜に印加される電圧Ｖは、■−
０／Ｃ・・・（１） と表される。＜１）式より帯電ｊｉＱが増加すると電圧
Ｖは大となることが判る。電圧Ｖが大となるとゲート絶
縁膜に過大な電界がかかり、ゲート絶縁膜の破壊、ある
いはゲート絶縁膜に損傷、あるいはトランジスタの特性
変化等の問題を生じる。
この点について、さらに具体的に説明する。
絶縁膜破壊は、ゲート絶縁膜にかかる電界Ｅが臨界値Ｅ
Ｂ（一般にはｌＯ［ＭＶ／ｃｓ］程度）を超えた場合に
発生する。帯電量Ｑはコンタクト孔の面積Ｓｃに比例す
ると考えられるため、 Ｑ−ＱＯ・Ｓｃ ・・・（２）であ
る。（２）式において、ＱＯは単位面積当りに照射され
るイオンの全電荷量、ＳＣはコンタクト孔面積である。
Ｂ（一般にはｌＯ［ＭＶ／ｃｓ］程度）を超えた場合に
発生する。帯電量Ｑはコンタクト孔の面積Ｓｃに比例す
ると考えられるため、 Ｑ−ＱＯ・Ｓｃ ・・・（２）であ
る。（２）式において、ＱＯは単位面積当りに照射され
るイオンの全電荷量、ＳＣはコンタクト孔面積である。
又、（１）式より、
Ｑ−Ｃ−Ｖ ・・・（３）が
導かれ、（３）式を変形すると、 Ｑ−ＣΦＶ Ｑ勇Ｃ−Ｅ−ｄ Ｑ−（εＩ吻Ｓ ｇ／ｄｉ ・Ｅ−ｄＱｌｌｌＩＥＩ
・Ｓｇ−Ｅ Ｅ−Ｑ／ （εＩ−３ｇ） ・・・（４）が
得られる。尚、Ｅはゲート絶縁膜にかかる電界であり、
ｄはゲート絶縁膜の厚さ（誘電体の厚さ）である。（４
）式に（２）式を代入すると、Ｅ−ＱＯφＳｃ／ｇ Ｉ
−５ｇ Ｅ−（ＱＯ１５１１（ＳｃｌＳｇｌ −（５）が導かれ
る。
導かれ、（３）式を変形すると、 Ｑ−ＣΦＶ Ｑ勇Ｃ−Ｅ−ｄ Ｑ−（εＩ吻Ｓ ｇ／ｄｉ ・Ｅ−ｄＱｌｌｌＩＥＩ
・Ｓｇ−Ｅ Ｅ−Ｑ／ （εＩ−３ｇ） ・・・（４）が
得られる。尚、Ｅはゲート絶縁膜にかかる電界であり、
ｄはゲート絶縁膜の厚さ（誘電体の厚さ）である。（４
）式に（２）式を代入すると、Ｅ−ＱＯφＳｃ／ｇ Ｉ
−５ｇ Ｅ−（ＱＯ１５１１（ＳｃｌＳｇｌ −（５）が導かれ
る。
（５）式において、εＩはゲート絶縁膜の誘電率、Ｓｇ
はゲート面積である。
はゲート面積である。
現在の絶縁ゲート型半導体装置は高集積化の一途を辿っ
ており、Ｓｃの面積は増加傾向、Ｓｇは減少傾向にある
。このため、相対的にＳｃ／Ｓｇの比率が高まっており
、ゲート絶縁膜にかかる電界Ｅが臨界値ＥＢを超えてし
まうことがしばしばである。
ており、Ｓｃの面積は増加傾向、Ｓｇは減少傾向にある
。このため、相対的にＳｃ／Ｓｇの比率が高まっており
、ゲート絶縁膜にかかる電界Ｅが臨界値ＥＢを超えてし
まうことがしばしばである。
（発明が解決しようとする課ＩＩ）
以上のように従来の絶縁型ゲートを有する半導体装置で
は、反応性イオンエツチングのような荷電粒子を使用す
るエツチング法によりゲート電極等の孤立した導体膜に
対して直接にコンタクト孔開孔、あるいはゲート電極に
対し配線を介して間接にコンタクト孔を開孔する。この
ために、その工程でゲート電極が帯電状態となり、ゲー
ト絶縁膜の破壊ないし損傷、あるいはトランジスタ特性
の変化を引き起こすといった問題があった。
は、反応性イオンエツチングのような荷電粒子を使用す
るエツチング法によりゲート電極等の孤立した導体膜に
対して直接にコンタクト孔開孔、あるいはゲート電極に
対し配線を介して間接にコンタクト孔を開孔する。この
ために、その工程でゲート電極が帯電状態となり、ゲー
ト絶縁膜の破壊ないし損傷、あるいはトランジスタ特性
の変化を引き起こすといった問題があった。
この発明は上記のような点に鑑みて為されたもので、そ
の目的は、反応性イオンエツチングのような荷電粒子を
使用するエツチング法によりゲート電極等の孤立した導
体膜に対して直接、あるいは間接にコンタクト孔を開孔
する際、ゲート電極への帯電量を低減し、ゲート絶縁膜
の破壊ないし損傷、トランジスタの特性変化が少ない高
い信頼性を保てる半導体装置を提供することにある。
の目的は、反応性イオンエツチングのような荷電粒子を
使用するエツチング法によりゲート電極等の孤立した導
体膜に対して直接、あるいは間接にコンタクト孔を開孔
する際、ゲート電極への帯電量を低減し、ゲート絶縁膜
の破壊ないし損傷、トランジスタの特性変化が少ない高
い信頼性を保てる半導体装置を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の半導体装置は、半導体基板上に第１の絶縁膜
を介して形成され、周囲を第２の絶縁膜により囲まれた
導体膜を具備する半導体装置において、前記第１の絶縁
膜は、第１の膜厚を持つ第１の領域と第１の膜厚より薄
い第２の膜厚を持つ第２の領域とを有し、前記第２の絶
縁膜に形成され、前記導体膜に接して開孔された少なく
とも一つの開孔部を具備し、前記開孔部の全面積ｓ１と
前記第２の領域に対応する前記導体膜の面積Ｓ２との関
係が、Ｓｌ／Ｓ２≦１．８であることを特徴とする。
を介して形成され、周囲を第２の絶縁膜により囲まれた
導体膜を具備する半導体装置において、前記第１の絶縁
膜は、第１の膜厚を持つ第１の領域と第１の膜厚より薄
い第２の膜厚を持つ第２の領域とを有し、前記第２の絶
縁膜に形成され、前記導体膜に接して開孔された少なく
とも一つの開孔部を具備し、前記開孔部の全面積ｓ１と
前記第２の領域に対応する前記導体膜の面積Ｓ２との関
係が、Ｓｌ／Ｓ２≦１．８であることを特徴とする。
さらに前記第２の領域はゲート絶縁膜であることを特徴
とする。
とする。
さらに前記関係は、半導体チップ内全てに及んで守られ
ることを特徴とする特 さらに前記関係は、半導体ウェーハ内全てに及んで守ら
れることを特徴とする。
ることを特徴とする特 さらに前記関係は、半導体ウェーハ内全てに及んで守ら
れることを特徴とする。
（作用）
上記のような半導体装置にあっては、前記開孔部の全面
積Ｓ１と前記第２の領域に対応する前記導体膜の面積Ｓ
２との関係をＳＬ／Ｓ２≦１．８とすることにより、開
孔部を荷電粒子を用いて形成しても、膜厚の薄い第２の
領域にかかる電界を低下させられるようになる。
積Ｓ１と前記第２の領域に対応する前記導体膜の面積Ｓ
２との関係をＳＬ／Ｓ２≦１．８とすることにより、開
孔部を荷電粒子を用いて形成しても、膜厚の薄い第２の
領域にかかる電界を低下させられるようになる。
前記第２の領域はゲート絶縁膜であることにより、特に
絶縁型ゲートを有する半導体装置において、ゲート絶縁
膜の破壊ないし損傷、トランジスタの特性変動等を低減
させられる。
絶縁型ゲートを有する半導体装置において、ゲート絶縁
膜の破壊ないし損傷、トランジスタの特性変動等を低減
させられる。
又、前記関係を半導体チップ内全てに及んで守ることに
より、半導体チップに集積される全ての素子等のゲート
絶縁膜の破壊ないし損傷、トランジスタの特性変動等を
低減させられる。
より、半導体チップに集積される全ての素子等のゲート
絶縁膜の破壊ないし損傷、トランジスタの特性変動等を
低減させられる。
又、前記関係を半導体ウェーハ内全てに及んで守ること
により、例えば半導体ウェーハのダイシングライン等に
形成されるテストパターンを構成する素子等においても
ゲート絶縁膜の破壊ないし損傷、トランジスタの特性変
動等を低減させられる。
により、例えば半導体ウェーハのダイシングライン等に
形成されるテストパターンを構成する素子等においても
ゲート絶縁膜の破壊ないし損傷、トランジスタの特性変
動等を低減させられる。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図は、この発明の第１の実施例に係わるシリコンＭ
Ｏ８）ランジスタの平面図、第２図は第１図中の２−２
線に沿う断面図、第３図は第１図中の３−３線に沿う断
面図である。第４図はこの発明の第１の実施例に係わる
シリコンＭＯ３）ランジスタを内蔵するチップの概略的
な斜視図である。第１図乃至第３図に示すＭＯＳ）ラン
ジスタは、例えば第４図中の円Ａ内に形成される。
Ｏ８）ランジスタの平面図、第２図は第１図中の２−２
線に沿う断面図、第３図は第１図中の３−３線に沿う断
面図である。第４図はこの発明の第１の実施例に係わる
シリコンＭＯ３）ランジスタを内蔵するチップの概略的
な斜視図である。第１図乃至第３図に示すＭＯＳ）ラン
ジスタは、例えば第４図中の円Ａ内に形成される。
第１図乃至第３図に示すように、例えばシリコン基板１
０の表面領域にはフィールド酸化膜１１が形成され、素
子分離が行なわれており、分離された素子領域には、基
板１０と反対導電型のソース／ドレイン領域１２が形成
されている。ソース／ドレイン領域■２の間のチャネル
領域Ｉ４上にはゲート酸化膜１６を介してゲート電極１
８Ａ及び１８Ｂが形成されている。ゲート電極１８Ａ及
び１８Ｂの周囲には、第１層間絶縁膜２０が形成されて
おり、この第１層間絶縁膜２０にはゲート電極１８Ａ及
び１８Ｂそれぞれに対して第１コンタクト孔２２Ａ及び
２２Ｂが開孔されている。第１層間絶縁膜２０上には、
第１層アルミニウム層による第１層金属配線２４Ａが形
成され、コンタクト孔２２Ａ及び２２Ｂを介してゲート
電極１８Ａ及び１８Ｂに接続されている。第１層金属配
線２４Ａの周囲には第２層間絶縁膜２Ｂが形成されてお
り、この第２層間絶縁膜２６には第１層金属配線２４Ａ
に対して第２のコンタクト孔２８が開孔されている。第
２層間絶縁膜２６上には第２層アルミニウム膜による第
２層金属配線３０Ａが形成されている。
０の表面領域にはフィールド酸化膜１１が形成され、素
子分離が行なわれており、分離された素子領域には、基
板１０と反対導電型のソース／ドレイン領域１２が形成
されている。ソース／ドレイン領域■２の間のチャネル
領域Ｉ４上にはゲート酸化膜１６を介してゲート電極１
８Ａ及び１８Ｂが形成されている。ゲート電極１８Ａ及
び１８Ｂの周囲には、第１層間絶縁膜２０が形成されて
おり、この第１層間絶縁膜２０にはゲート電極１８Ａ及
び１８Ｂそれぞれに対して第１コンタクト孔２２Ａ及び
２２Ｂが開孔されている。第１層間絶縁膜２０上には、
第１層アルミニウム層による第１層金属配線２４Ａが形
成され、コンタクト孔２２Ａ及び２２Ｂを介してゲート
電極１８Ａ及び１８Ｂに接続されている。第１層金属配
線２４Ａの周囲には第２層間絶縁膜２Ｂが形成されてお
り、この第２層間絶縁膜２６には第１層金属配線２４Ａ
に対して第２のコンタクト孔２８が開孔されている。第
２層間絶縁膜２６上には第２層アルミニウム膜による第
２層金属配線３０Ａが形成されている。
上記構成の半導体装置において、第１のＭＯＳトランジ
スタＴｒ１のゲート面積をＳｇｌとし、第２のＭＯＳ）
ランジスタＴｒ２のゲート面積を５ｇ２とそれぞれ仮定
する。
スタＴｒ１のゲート面積をＳｇｌとし、第２のＭＯＳ）
ランジスタＴｒ２のゲート面積を５ｇ２とそれぞれ仮定
する。
この時、ゲート電極１８Ａに対して開孔されるコンタク
ト孔２２Ａのコンタクト面積をＳｃｌとすると、Ｓｇｌ
とＳｃｌとの関係を次のように設定する。
ト孔２２Ａのコンタクト面積をＳｃｌとすると、Ｓｇｌ
とＳｃｌとの関係を次のように設定する。
Ｓ ｃ １ ／ Ｓ ｇ １≦１．８
同様に、ゲート電極１８Ｂに対して開孔されるコンタク
ト孔２２Ｂのコンタクト面積をＳｃ２とすると、５ｇ２
とＳｃ２との関係を次のように設定する。
ト孔２２Ｂのコンタクト面積をＳｃ２とすると、５ｇ２
とＳｃ２との関係を次のように設定する。
Ｓｃ２／Ｓｇ２≦１．８
又、第１層金属配線層２４Ａに対して開孔されるコンタ
クト孔２８のコンタクト面積をＳｃ３とすると、Ｓｃ３
と、Ｓｇｌ及び５ｇ２との関係を次のように設定する。
クト孔２８のコンタクト面積をＳｃ３とすると、Ｓｃ３
と、Ｓｇｌ及び５ｇ２との関係を次のように設定する。
Ｓ、ｃ３／ （Ｓｇｌ＋５ｇ２）≦１．８ゲート面積と
コンタクト面積との関係を、上記のように設定すること
により、ＲＩＥ法のような荷電粒子を使用したエツチン
グ法によってゲート電極等の孤立した導体膜に対して直
接コンタクト孔を開孔しても、ゲート電極への帯電量を
低減させることができる。これにより、ゲート絶縁膜の
破壊ないし損傷、トランジスタの特性変化を少なくでき
る。
コンタクト面積との関係を、上記のように設定すること
により、ＲＩＥ法のような荷電粒子を使用したエツチン
グ法によってゲート電極等の孤立した導体膜に対して直
接コンタクト孔を開孔しても、ゲート電極への帯電量を
低減させることができる。これにより、ゲート絶縁膜の
破壊ないし損傷、トランジスタの特性変化を少なくでき
る。
このような条件は、第５図に示すコンタクト面積とケー
ト面積との比率（Ｓｃ／３ｇ）としきい値変化ΔＶｌｈ
との関係を示す図より設定される。
ト面積との比率（Ｓｃ／３ｇ）としきい値変化ΔＶｌｈ
との関係を示す図より設定される。
同図に示すように、ＭＯＳトランジスタのしきい値変化
ΔＶ １１．は、比率（Ｓｃ／３ｇ）の上昇とともに大
きくなっている。それぞれの測定点を直線Ｉにより結ぶ
と、比率（Ｓｃ／３ｇ）が１．８において、しきい値変
化ΔＶ ｌ ｈが限りなくゼロに近い１０−４まで低下
することが明確となる。
ΔＶ １１．は、比率（Ｓｃ／３ｇ）の上昇とともに大
きくなっている。それぞれの測定点を直線Ｉにより結ぶ
と、比率（Ｓｃ／３ｇ）が１．８において、しきい値変
化ΔＶ ｌ ｈが限りなくゼロに近い１０−４まで低下
することが明確となる。
しきい値変化ΔＶ ｌｈが１０−４程度であれば、トラ
ンジスタの特性変化を実使用上、差し支えない程度まで
引き下げたことに相当する。即ち、ゲート絶縁膜にかか
る電界を、実使用上許容できる範囲まで緩和できたこと
を意味し、ゲート絶縁膜等の破壊ないし損傷もない。
ンジスタの特性変化を実使用上、差し支えない程度まで
引き下げたことに相当する。即ち、ゲート絶縁膜にかか
る電界を、実使用上許容できる範囲まで緩和できたこと
を意味し、ゲート絶縁膜等の破壊ないし損傷もない。
尚、第１の実施例では、Ｓ ｃ １ ／ Ｓ ｇ １、
Ｓｃ２／Ｓｇ２、及びＳｃ３／ （Ｓｇｌ＋５ｇ２）を
各々０，２とし、ゲート面積に対するコンタクト孔のコ
ンタクト面積の比率（Ｓ ｃ ／ Ｓ ｇ ）を充分に
小さくした結果、ケート酸化膜１６の破壊ないし損傷、
トランジスタの特性変化等かほとんどない、高信頼性の
半導体装置が得られた。
Ｓｃ２／Ｓｇ２、及びＳｃ３／ （Ｓｇｌ＋５ｇ２）を
各々０，２とし、ゲート面積に対するコンタクト孔のコ
ンタクト面積の比率（Ｓ ｃ ／ Ｓ ｇ ）を充分に
小さくした結果、ケート酸化膜１６の破壊ないし損傷、
トランジスタの特性変化等かほとんどない、高信頼性の
半導体装置が得られた。
又、上記のような比率の関係を、第１図に示したチップ
内全てで守ることにより、チップ内の全ての素子等でゲ
ート酸化膜の破壊ないし損傷、特性変化等が無くなり、
より高信頼性の半導体装置となる。
内全てで守ることにより、チップ内の全ての素子等でゲ
ート酸化膜の破壊ないし損傷、特性変化等が無くなり、
より高信頼性の半導体装置となる。
次に、第６図（ａ）乃至第６図（Ｊ）、第７図（ａ）乃
至第７図（ｊ）を参照して第１の実施例に係わるシリコ
ンＭＯＳトランジスタの好適な製造方法について説明す
る。
至第７図（ｊ）を参照して第１の実施例に係わるシリコ
ンＭＯＳトランジスタの好適な製造方法について説明す
る。
第６図（ａ）乃至第６図（ｊ）は第２図に相当する断面
を示し、第７図（ａ）乃至第７図（ｊ）は第３図に相当
する断面をそれぞれ工程順に示す断面図である。第６図
（ａ）乃至第６図（ｊ）、第７図（ａ）乃至第７図（ｊ
）において、第１図乃至第３図と同一の部分については
同一の参照符号を付す。
を示し、第７図（ａ）乃至第７図（ｊ）は第３図に相当
する断面をそれぞれ工程順に示す断面図である。第６図
（ａ）乃至第６図（ｊ）、第７図（ａ）乃至第７図（ｊ
）において、第１図乃至第３図と同一の部分については
同一の参照符号を付す。
先ず、第６図（ａ）、第７図（ａ）に示すように、例え
ばシリコン基板１０の表面領域に、例えば選択酸化技術
によりフィールド酸化膜１１を形成する。次いで、分離
された素子領域の表面に、ゲート酸化膜１６を形成する
。次いで、例えばＣＶＤ法によりポリシリコン膜１８を
全面に形成する。
ばシリコン基板１０の表面領域に、例えば選択酸化技術
によりフィールド酸化膜１１を形成する。次いで、分離
された素子領域の表面に、ゲート酸化膜１６を形成する
。次いで、例えばＣＶＤ法によりポリシリコン膜１８を
全面に形成する。
次いで、第６図（ｂ）、第７図（ｂ）に示すように、写
真蝕刻技術を用いてポリシリコン膜１８を選択的にＲＩ
Ｅ法によりエツチングし、ゲート電極１８Ａ、１８Ｂを
形成する。
真蝕刻技術を用いてポリシリコン膜１８を選択的にＲＩ
Ｅ法によりエツチングし、ゲート電極１８Ａ、１８Ｂを
形成する。
この後、図示されない箇所にて、ゲート電極１８＾及び
１８Ｂをマスクとしてソース／ドレイン領域１２形成用
不純物のイオン注入を行う。
１８Ｂをマスクとしてソース／ドレイン領域１２形成用
不純物のイオン注入を行う。
次いで、第６図（Ｃ）、第７図（ｃ）に示すように、例
えばＣＶＤ法により第１層層間絶縁膜２０を全面に形成
する。
えばＣＶＤ法により第１層層間絶縁膜２０を全面に形成
する。
次いで、第６図（ｄ）、第７図（ｄ）に示すように、写
真蝕刻技術を用いて第１層層間絶縁膜２０を選択的にＲ
ＩＥ法によりエツチングし、第１コンタクト孔２２Ａ、
２２Ｂを形成する。
真蝕刻技術を用いて第１層層間絶縁膜２０を選択的にＲ
ＩＥ法によりエツチングし、第１コンタクト孔２２Ａ、
２２Ｂを形成する。
この際、ゲート酸化膜１６に対応するゲート電極１８Ａ
の面積、即ちゲート面積Ｓｇｌと、コンタクト孔２２＾
のコンタクト面積Ｓｃｌとの関係を、Ｓ ｃ １ ／
Ｓ ｇ １≦１，８ と設定して第１コンタクト孔２２Ａを形成する。
の面積、即ちゲート面積Ｓｇｌと、コンタクト孔２２＾
のコンタクト面積Ｓｃｌとの関係を、Ｓ ｃ １ ／
Ｓ ｇ １≦１，８ と設定して第１コンタクト孔２２Ａを形成する。
又、同様に、ゲート酸化膜１６に対応するゲート電極１
８Ｂの面積、即ちゲート面積Ｓｇ２と、コンタクト孔２
２Ｂのコンタクト面積Ｓｃ２との関係を、 Ｓ ｃ ２ ／ Ｓ ｇ ２≦１，８ と設定して第１コンタクト孔２２Ｂを形成する。
８Ｂの面積、即ちゲート面積Ｓｇ２と、コンタクト孔２
２Ｂのコンタクト面積Ｓｃ２との関係を、 Ｓ ｃ ２ ／ Ｓ ｇ ２≦１，８ と設定して第１コンタクト孔２２Ｂを形成する。
次いで、第６図（ｅ）、第７図（ｅ）に示すように、例
えばスパッタ法により、例えば第１層アルミニウム膜２
４を全面に形成する。
えばスパッタ法により、例えば第１層アルミニウム膜２
４を全面に形成する。
次いで、第６図（ｆ）、第７図（ｆ）に示すように、写
真蝕刻技術を用いて第１層アルミニウム膜２４を選択的
にＲＩＥ法によりエツチングし、第１層金属配線層２４
Ａを形成する。
真蝕刻技術を用いて第１層アルミニウム膜２４を選択的
にＲＩＥ法によりエツチングし、第１層金属配線層２４
Ａを形成する。
次いで、第６図（ｇ）、第７図（ｇ）に示すように、例
えばＣＶＤ法により第２層層間絶縁膜２Ｂを全面に形成
する。
えばＣＶＤ法により第２層層間絶縁膜２Ｂを全面に形成
する。
次いで、第６図（ｈ）、第７図（ｈ）に示すように、写
真蝕刻技術を用いて第２層層間絶縁膜２６を選択的にＲ
ＩＥ法によりエツチングし、第２コンタクト孔２８を形
成する。
真蝕刻技術を用いて第２層層間絶縁膜２６を選択的にＲ
ＩＥ法によりエツチングし、第２コンタクト孔２８を形
成する。
この際、上記ゲート面積Ｓｇｌ及び５ｇ２と、第２コン
タクト孔２８のコンタクト面積Ｓｃ３との関係を、 Ｓｃ３／ （Ｓｇｌ＋５ｇ２）≦１．８と設定して第２
コンタクト孔２８を形成する。
タクト孔２８のコンタクト面積Ｓｃ３との関係を、 Ｓｃ３／ （Ｓｇｌ＋５ｇ２）≦１．８と設定して第２
コンタクト孔２８を形成する。
尚、ゲート面積Ｓｇｌと５ｇ２との和で、コンタクト面
積Ｓｃ３を割るのは、第１層金属配線層２４＾か、ゲー
ト電極１８Ａ、１８Ｂの双方に電気的に接続されている
ためである。
積Ｓｃ３を割るのは、第１層金属配線層２４＾か、ゲー
ト電極１８Ａ、１８Ｂの双方に電気的に接続されている
ためである。
次いで、第６図（ｉ）、第７図（ｉ）に示すように、例
えばスパッタ法により、例えば第２層アルミニウム膜３
０を全面に形成する。
えばスパッタ法により、例えば第２層アルミニウム膜３
０を全面に形成する。
次いで、第６図（」）、第７図（ｊ）に示すように、写
真蝕刻技術を用いて第２層アルミニウム膜３０を選択的
にＲＩＥ法によりエツチングし、第２層金属配線層３０
Ａを形成する。
真蝕刻技術を用いて第２層アルミニウム膜３０を選択的
にＲＩＥ法によりエツチングし、第２層金属配線層３０
Ａを形成する。
以上のような工程によって、この発明の第１の実施例に
係わるシリコンＭＯＳトランジスタが製造される。
係わるシリコンＭＯＳトランジスタが製造される。
第８図はこの発明の第２の実施例に係わる半導体装置を
内蔵するウェーハの概略的な斜視図である。
内蔵するウェーハの概略的な斜視図である。
同図において、参照符号４８は第４図に示したようなチ
ップとなる領域であり、参照符号５０はダイシングライ
ンである。ウェーハをチップ４８に分割するには、この
ダイシングライン５０に沿って例えばブレードダイサー
等により切り込みを入れ切断する。
ップとなる領域であり、参照符号５０はダイシングライ
ンである。ウェーハをチップ４８に分割するには、この
ダイシングライン５０に沿って例えばブレードダイサー
等により切り込みを入れ切断する。
第９図はこの発明の第２の実施例に係わるシリコンＭＯ
Ｓトランジスタの平面図、第１０図は第９図中の１０−
１０線に沿う断面図である。第９図、第１０図において
、第１図及び第２図と同一の部分については同一の参照
符号を付し、異なる部分についてのみ説明する。
Ｓトランジスタの平面図、第１０図は第９図中の１０−
１０線に沿う断面図である。第９図、第１０図において
、第１図及び第２図と同一の部分については同一の参照
符号を付し、異なる部分についてのみ説明する。
第９図および第１０図に示すＭＯＳトランジスタは、例
えば第８図中の円Ｂ内、即ちダイシングラインに形成、
若しくはチップ内に形成される。
えば第８図中の円Ｂ内、即ちダイシングラインに形成、
若しくはチップ内に形成される。
即ち、集積回路チップのダイシングライン上等には、回
路内の素子特性をモニターするテストパターンを構成す
るトランジスタＴｒ３等が組み込まれることもある。ト
ランジスタＴｒ３は、第１層金属配線２４Ｃ１第２層金
属配線層３０Ｂ等を介してブロービング用パッドＰに電
気的に接続される。
路内の素子特性をモニターするテストパターンを構成す
るトランジスタＴｒ３等が組み込まれることもある。ト
ランジスタＴｒ３は、第１層金属配線２４Ｃ１第２層金
属配線層３０Ｂ等を介してブロービング用パッドＰに電
気的に接続される。
ブロービング用パッドＰはダイシングライン上に形成さ
れている。
れている。
尚、上記構成を持つ従来のシリコンＭＯＳトランジスタ
の平面図を第１１図に、第１１図中の１２−１２線に沿
う断面を第１２図に示す。第１１図及び第１２図におい
て、第９図及び第１０図と同一の部分については同一の
参照符号を付し、異なる部分についてのみ説明する。
の平面図を第１１図に、第１１図中の１２−１２線に沿
う断面を第１２図に示す。第１１図及び第１２図におい
て、第９図及び第１０図と同一の部分については同一の
参照符号を付し、異なる部分についてのみ説明する。
第１１図及び第１２図に示すように、従来では、ブロー
ビング用パッドＰと第１層金属配線層２４Ｃとを互いに
電気的に接続するためのスルーホール１００の面積が、
トランジスタＴｒ３のゲート面積Ｓｇ３の約１０倍程の
面積がある。このため、スルーホール１００をＲＩＥ法
により開孔すると、ゲート酸化膜１６に対して多大な電
界がかかり、素子特性変化や、ゲート酸化膜１６の破壊
ないし損傷を引き起こす。
ビング用パッドＰと第１層金属配線層２４Ｃとを互いに
電気的に接続するためのスルーホール１００の面積が、
トランジスタＴｒ３のゲート面積Ｓｇ３の約１０倍程の
面積がある。このため、スルーホール１００をＲＩＥ法
により開孔すると、ゲート酸化膜１６に対して多大な電
界がかかり、素子特性変化や、ゲート酸化膜１６の破壊
ないし損傷を引き起こす。
そこで、第２の実施例では、上記構成の半導体装置にお
いて、第１の実施例で説明したゲート面積とコンタクト
面積との関係を適用する。
いて、第１の実施例で説明したゲート面積とコンタクト
面積との関係を適用する。
即ち、ＭＯＳトランジスタＴｒ３のゲート面積を８ｇ３
、トランジスタＴｒ３のゲート電極１８Ｃに対して開孔
されるコンタクト孔２２Ｃのコンタクト面積をＳｃ４と
した時、８ｇ３とＳｃ４との関係が次のように設定され
る。
、トランジスタＴｒ３のゲート電極１８Ｃに対して開孔
されるコンタクト孔２２Ｃのコンタクト面積をＳｃ４と
した時、８ｇ３とＳｃ４との関係が次のように設定され
る。
Ｓ ｃ ４ ／ Ｓ ｇ ３≦１．８
同様に、第１層金属配線層２４Ｃに対して開孔されるス
ルーホール２８＾のコンタクト面積をＳｃ５とした時、
８ｇ３とＳｃ５との関係を、Ｓ ｃ ４ ／ Ｓ ｇ
３≦１．８ と設定する。
ルーホール２８＾のコンタクト面積をＳｃ５とした時、
８ｇ３とＳｃ５との関係を、Ｓ ｃ ４ ／ Ｓ ｇ
３≦１．８ と設定する。
上記のように、ブロービング用パッドを半導体装置に設
ける際、ブロービング用パッドと金属配線層との間に形
成されるスルーホールにおいても、ゲート面積に対する
スルーホールのコンタクト面積の比率（Ｓ ｃ ／ Ｓ
ｇ ）を充分に小さくする、即ち１．８以下とするこ
とにより、ゲート酸化膜１６の破壊ないし損傷、トラン
ジスタの特性変化等を第１の実施例同様、略皆無とでき
る。
ける際、ブロービング用パッドと金属配線層との間に形
成されるスルーホールにおいても、ゲート面積に対する
スルーホールのコンタクト面積の比率（Ｓ ｃ ／ Ｓ
ｇ ）を充分に小さくする、即ち１．８以下とするこ
とにより、ゲート酸化膜１６の破壊ないし損傷、トラン
ジスタの特性変化等を第１の実施例同様、略皆無とでき
る。
又、上記のような比率の関係を、第８図に示したウェー
ハ内全でで守ることにより、ウェーハ内の全ての素子等
でゲート酸化膜の破壊ないし損傷、特性変化等を無くす
ことができる。
ハ内全でで守ることにより、ウェーハ内の全ての素子等
でゲート酸化膜の破壊ないし損傷、特性変化等を無くす
ことができる。
又、第２の実施例では、スルーホール２８Ａの寸法が小
さくなるため、ブロービング用バッドＰに対応して従来
どおりスルーホール２８Ａを形成すると段差ができ、図
示せぬテスト用プローブの接触に難が生ずる。この点を
改善すべく、スルーホール２８Ａの形成箇所をブロービ
ング用バッドＰに対応する箇所から外す。これにより、
ブロービング用バッドＰを極力平坦とでき、テスト用プ
ローブの接触を確実に行えるようになる。
さくなるため、ブロービング用バッドＰに対応して従来
どおりスルーホール２８Ａを形成すると段差ができ、図
示せぬテスト用プローブの接触に難が生ずる。この点を
改善すべく、スルーホール２８Ａの形成箇所をブロービ
ング用バッドＰに対応する箇所から外す。これにより、
ブロービング用バッドＰを極力平坦とでき、テスト用プ
ローブの接触を確実に行えるようになる。
又、ブロービング用パッドＰ上は保護膜６０により覆わ
れており、保護膜６０にはブロービング用バッドＰに通
じる開孔部６２が形成されている。開孔部６２はテスト
用プローブをブロービング用バッドＰに接触させるため
、かなり広い面積を持つ。
れており、保護膜６０にはブロービング用バッドＰに通
じる開孔部６２が形成されている。開孔部６２はテスト
用プローブをブロービング用バッドＰに接触させるため
、かなり広い面積を持つ。
このため、開孔部６２の形成をＲＩＥ法のような荷電粒
子を用いるエツチング法で行うとゲート酸化膜１Ｂに影
響を与える。従って、この実施例では、開孔部６２の開
孔を、例えばＣＤＥ法のような化学的に膜をエツチング
する方法で行う。
子を用いるエツチング法で行うとゲート酸化膜１Ｂに影
響を与える。従って、この実施例では、開孔部６２の開
孔を、例えばＣＤＥ法のような化学的に膜をエツチング
する方法で行う。
尚、この発明は、上記のようなポリシリコン膜、第１層
アルミニウム膜、第２層アルミニウム膜のような３層の
導体層により形成された装置ばかりでなく、４層、５層
・・・といった多層の導体層により形成された装置にも
適用可能である。このような多層導体層装置にあっても
、配線層が接続されるＭＯＳトランジスタのゲート面積
Ｓｇと配線層に対して開孔されるコンタクト孔のコンタ
クト面積Ｓｃとの比率（Ｓ ｃ ／ Ｓ ｇ ）を充分
に小さく、即ち１．８以下とすることにより、ゲート酸
化膜の破壊ないし損傷、トランジスタの特性変化等がほ
とんどない高信頼性の半導体装置を得ることができる。
アルミニウム膜、第２層アルミニウム膜のような３層の
導体層により形成された装置ばかりでなく、４層、５層
・・・といった多層の導体層により形成された装置にも
適用可能である。このような多層導体層装置にあっても
、配線層が接続されるＭＯＳトランジスタのゲート面積
Ｓｇと配線層に対して開孔されるコンタクト孔のコンタ
クト面積Ｓｃとの比率（Ｓ ｃ ／ Ｓ ｇ ）を充分
に小さく、即ち１．８以下とすることにより、ゲート酸
化膜の破壊ないし損傷、トランジスタの特性変化等がほ
とんどない高信頼性の半導体装置を得ることができる。
［発明の効果］
以上説明したようにこの発明によれば、反応性イオンエ
ツチングのような荷電粒子を使用するエツチング法によ
りゲート電極等の孤立した導体膜に対して直接、あるい
は間接にコンタクト孔を開孔しても、ゲート電極への帯
電量が低減され、ゲート絶縁膜の破壊ないし損傷、トラ
ンジスタの特性変化が少ない高い信頼性を保てる半導体
装置を提供できる。
ツチングのような荷電粒子を使用するエツチング法によ
りゲート電極等の孤立した導体膜に対して直接、あるい
は間接にコンタクト孔を開孔しても、ゲート電極への帯
電量が低減され、ゲート絶縁膜の破壊ないし損傷、トラ
ンジスタの特性変化が少ない高い信頼性を保てる半導体
装置を提供できる。
第１図はこの発明の第１の実施例に係わるシリコンＭＯ
５）ランジスタの平面図、第２図は第１図中の２−２！
ＩＥに沿う断面図、第３図は第１図中の３−３線に沿う
断面図、第４図はこの発明の第１の実施例に係わるシリ
コンＭＯＳ）ランジスタを内蔵するチップの概略的な斜
視図、＄５図はコンタクト面積とゲート面積との比率（
Ｓｃ１５図、第６図（ａ）乃至ｊｉ６図（ｊ）は第２図
に相当する断面を製造工程順に示した断面図、１１７Ｆ
！４ （ａ）乃至ｓ７図（ｊ）は第３図に相当する断面
を工程順に示した断面図、第８図はこの発明の第２の実
施例に係わる半導体装置を内蔵するウェーハの概略的な
斜視図、ＮＩＪ９図はこの発明の第２の実施例に係わる
シリコンＭＯＳトランジスタの゛平面図、第１０図は第
９図中の１０−１０線に沿う断面図、第１１図は従来の
シリコンＭＯＳトランジスタの平面図、第１２図は第１
１１１中の１２−１２線に沿う断面図である。 １０・・・シリコン基板、１１・・・フィールド酸化膜
、１Ｇ・’７’−ト酸化膜、１８に、１８Ｂ、Ｌ８Ｃ−
・・ゲート電極、２０・・・第１層層間絶縁膜、２２Ａ
、２２Ｂ、２２Ｇ・・・コンタクト孔、２４Ａ 、 ２
４Ｇ・・・ｊｆ！１層金属配線層、２Ｂ・・・第２層層
間絶縁膜、２８・・・コンタクト孔、２８Ａ・・・スル
ーホール、３０Ａ、３０Ｂ・・・第２層金属配線層。 出願人代理人 弁理士 鈴江武彦 第 図 １０゜ ＳＣ／ＳＧ 第 図 第 ６図（ｈ） 第 ６図（ｉ） 第 ６図（ｊ） 第 図（ｈ） 第 図（ｉ） 第 ７図（ｊ）
５）ランジスタの平面図、第２図は第１図中の２−２！
ＩＥに沿う断面図、第３図は第１図中の３−３線に沿う
断面図、第４図はこの発明の第１の実施例に係わるシリ
コンＭＯＳ）ランジスタを内蔵するチップの概略的な斜
視図、＄５図はコンタクト面積とゲート面積との比率（
Ｓｃ１５図、第６図（ａ）乃至ｊｉ６図（ｊ）は第２図
に相当する断面を製造工程順に示した断面図、１１７Ｆ
！４ （ａ）乃至ｓ７図（ｊ）は第３図に相当する断面
を工程順に示した断面図、第８図はこの発明の第２の実
施例に係わる半導体装置を内蔵するウェーハの概略的な
斜視図、ＮＩＪ９図はこの発明の第２の実施例に係わる
シリコンＭＯＳトランジスタの゛平面図、第１０図は第
９図中の１０−１０線に沿う断面図、第１１図は従来の
シリコンＭＯＳトランジスタの平面図、第１２図は第１
１１１中の１２−１２線に沿う断面図である。 １０・・・シリコン基板、１１・・・フィールド酸化膜
、１Ｇ・’７’−ト酸化膜、１８に、１８Ｂ、Ｌ８Ｃ−
・・ゲート電極、２０・・・第１層層間絶縁膜、２２Ａ
、２２Ｂ、２２Ｇ・・・コンタクト孔、２４Ａ 、 ２
４Ｇ・・・ｊｆ！１層金属配線層、２Ｂ・・・第２層層
間絶縁膜、２８・・・コンタクト孔、２８Ａ・・・スル
ーホール、３０Ａ、３０Ｂ・・・第２層金属配線層。 出願人代理人 弁理士 鈴江武彦 第 図 １０゜ ＳＣ／ＳＧ 第 図 第 ６図（ｈ） 第 ６図（ｉ） 第 ６図（ｊ） 第 図（ｈ） 第 図（ｉ） 第 ７図（ｊ）
Claims (4)
- （１）半導体基板上に第１の絶縁膜を介して形成され、
周囲を第２の絶縁膜により囲まれた導体膜を具備する半
導体装置において、 前記第１の絶縁膜は、第１の膜厚を持つ第１の領域と、
第１の膜厚より薄い第２の膜厚を持つ第２の領域とを有
し、 前記第２の絶縁膜に形成され、前記導体膜に接して開孔
された少なくとも一つの開孔部を具備し、 前記開孔部の全面積Ｓ１と前記第２の領域に対応する前
記導体膜の面積Ｓ２との関係が、Ｓ１／Ｓ２≦１．８ であることを特徴とする半導体装置。 - （２）前記第２の領域はゲート絶縁膜であることを特徴
とする請求項（１）記載の半導体装置。 - （３）前記関係は、半導体チップ内全てに及んで守られ
ることを特徴とする請求項（９）記載の半導体装置。 - （４）前記関係は、半導体ウェーハ内全てに及んで守ら
れることを特徴とする請求項（１）記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186878A JPH07123138B2 (ja) | 1990-07-13 | 1990-07-13 | 半導体装置の製造方法 |
| US07/728,532 US5192988A (en) | 1990-07-13 | 1991-07-11 | Semiconductor integrated circuit device produced by charged-particle etching |
| KR1019910011835A KR940008730B1 (ko) | 1990-07-13 | 1991-07-12 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186878A JPH07123138B2 (ja) | 1990-07-13 | 1990-07-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0473938A true JPH0473938A (ja) | 1992-03-09 |
| JPH07123138B2 JPH07123138B2 (ja) | 1995-12-25 |
Family
ID=16196266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2186878A Expired - Lifetime JPH07123138B2 (ja) | 1990-07-13 | 1990-07-13 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5192988A (ja) |
| JP (1) | JPH07123138B2 (ja) |
| KR (1) | KR940008730B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466961A (en) * | 1991-04-23 | 1995-11-14 | Canon Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JPH06268188A (ja) * | 1993-03-11 | 1994-09-22 | Sony Corp | 増幅型撮像素子 |
| US5464794A (en) * | 1994-05-11 | 1995-11-07 | United Microelectronics Corporation | Method of forming contact openings having concavo-concave shape |
| JP3547364B2 (ja) * | 2000-04-21 | 2004-07-28 | シャープ株式会社 | 半導体装置の製造方法 |
| US7271489B2 (en) * | 2003-10-15 | 2007-09-18 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
| KR20020073121A (ko) * | 2002-08-29 | 2002-09-19 | 문유환 | 콩 과 우유로 만든 우유 두부 |
| KR101010692B1 (ko) * | 2004-02-25 | 2011-01-24 | 엘지전자 주식회사 | 드럼 세탁기 |
| CN101459181A (zh) * | 2007-12-14 | 2009-06-17 | 群康科技(深圳)有限公司 | 薄膜晶体管基板与液晶显示装置 |
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