JPH1012827A - 静電気放電保護用トランジスタおよびその製造方法 - Google Patents
静電気放電保護用トランジスタおよびその製造方法Info
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- JPH1012827A JPH1012827A JP8356106A JP35610696A JPH1012827A JP H1012827 A JPH1012827 A JP H1012827A JP 8356106 A JP8356106 A JP 8356106A JP 35610696 A JP35610696 A JP 35610696A JP H1012827 A JPH1012827 A JP H1012827A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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Abstract
(57)【要約】
【課題】 ゲート酸化膜の厚さが減少すると、高電圧が
ゲートに印加されることにより、フィールドトランジス
タがオンする前に、拡張されたゲート下部に形成された
前記ゲート酸化膜が絶縁破壊により損傷する課題があっ
た。 【解決手段】 第１伝導型半導体基板、前記第１伝導型
半導体基板上に形成されたフィールド酸化膜、該フィー
ルド酸化膜上に形成されたゲートおよび、前記フィール
ド酸化膜の両側に形成され相互離隔されると共に前記ゲ
ートと前記フィールド酸化膜を間において所定部分重ね
られた第２伝導型ソース／ドレイン領域を備えた静電気
放電保護用トランジスタである。
ゲートに印加されることにより、フィールドトランジス
タがオンする前に、拡張されたゲート下部に形成された
前記ゲート酸化膜が絶縁破壊により損傷する課題があっ
た。 【解決手段】 第１伝導型半導体基板、前記第１伝導型
半導体基板上に形成されたフィールド酸化膜、該フィー
ルド酸化膜上に形成されたゲートおよび、前記フィール
ド酸化膜の両側に形成され相互離隔されると共に前記ゲ
ートと前記フィールド酸化膜を間において所定部分重ね
られた第２伝導型ソース／ドレイン領域を備えた静電気
放電保護用トランジスタである。
Description
【０００１】
【発明の属する技術分野】本発明は静電気放電保護用ト
ランジスタおよびその製造方法に関し、特に、静電気放
電（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇ
ｅ）保護用トランジスタおよびその製造方法に関する。
ランジスタおよびその製造方法に関し、特に、静電気放
電（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇ
ｅ）保護用トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】静電気放電（ＥＳＤと称す）は半導体チ
ップの信頼性を左右する要素中の一つとして、半導体チ
ップの取り扱いの際またはシステムに装着して使用する
場合発生し、チップの損傷を惹起させる。したがって、
このようなＥＳＤを保護するために、半導体チップ内に
前記ＥＳＤを保護するための回路が内蔵される。前記Ｅ
ＳＤを保護するための前記回路を図５に示す。
ップの信頼性を左右する要素中の一つとして、半導体チ
ップの取り扱いの際またはシステムに装着して使用する
場合発生し、チップの損傷を惹起させる。したがって、
このようなＥＳＤを保護するために、半導体チップ内に
前記ＥＳＤを保護するための回路が内蔵される。前記Ｅ
ＳＤを保護するための前記回路を図５に示す。
【０００３】入力ＰＡＤ１０に連結されたＥＳＤ保護回
路１０はフィールドトランジスタＦＤ、抵抗ＲおよびＮ
ＭＯＳトランジスタＮＭを備える。
路１０はフィールドトランジスタＦＤ、抵抗ＲおよびＮ
ＭＯＳトランジスタＮＭを備える。
【０００４】フィールドトランジスタＦＤのゲートおよ
びドレインが入力ＰＡＤ１と接続され、ソースが基準電
位−ＶＳＳと接続されている。フィールドトランジスタ
ＦＤは厚いフィールド酸化膜がゲート酸化膜の役目をす
る。入力ＰＡＤ１でＥＳＤによって発生された高電圧が
印加される場合、フィールドトランジスタＦＤはオンさ
れて、基準電位−ＶＳＳを通じて電流が抜け出るので、
半導体チップにＥＳＤが印加されることが防止される。
びドレインが入力ＰＡＤ１と接続され、ソースが基準電
位−ＶＳＳと接続されている。フィールドトランジスタ
ＦＤは厚いフィールド酸化膜がゲート酸化膜の役目をす
る。入力ＰＡＤ１でＥＳＤによって発生された高電圧が
印加される場合、フィールドトランジスタＦＤはオンさ
れて、基準電位−ＶＳＳを通じて電流が抜け出るので、
半導体チップにＥＳＤが印加されることが防止される。
【０００５】次いで、前記されたｎ型のフィールドトラ
ンジスタＦＤを図６を参照して説明する。図６に示され
るように、フィールドトランジスタＦＤは半導体基板１
１と、基板１１上に形成されたフィールド酸化膜１２
と、フィールド酸化膜１２が含まれた基板１１上に形成
され、アクティブ領域で所定部分拡張されたゲート酸化
膜１３およびゲート１４と、ゲート１４下部の両側の基
板１１内に形成されて、ゲート１４下部と所定部分重ね
られたソースおよびドレイン領域１５ａ，１５ｂと、ソ
ースおよびドレイン領域１５ａ，１５ｂ上に形成されソ
ースおよびドレイン領域１５ａ，１５ｂの所定部分とコ
ンタクされた金属配線層１７ａ，１７ｂと、金属配線層
１７ａ，１７ｂおよび下部の基板１１との絶縁のために
基板１１上に形成された層間絶縁膜１６で構成されてい
る。
ンジスタＦＤを図６を参照して説明する。図６に示され
るように、フィールドトランジスタＦＤは半導体基板１
１と、基板１１上に形成されたフィールド酸化膜１２
と、フィールド酸化膜１２が含まれた基板１１上に形成
され、アクティブ領域で所定部分拡張されたゲート酸化
膜１３およびゲート１４と、ゲート１４下部の両側の基
板１１内に形成されて、ゲート１４下部と所定部分重ね
られたソースおよびドレイン領域１５ａ，１５ｂと、ソ
ースおよびドレイン領域１５ａ，１５ｂ上に形成されソ
ースおよびドレイン領域１５ａ，１５ｂの所定部分とコ
ンタクされた金属配線層１７ａ，１７ｂと、金属配線層
１７ａ，１７ｂおよび下部の基板１１との絶縁のために
基板１１上に形成された層間絶縁膜１６で構成されてい
る。
【０００６】フィールドトランジスタＦＤはゲート１４
下部に形成された厚いフィールド酸化膜１２がゲート酸
化膜の役目をして高電圧のＥＳＤを防止できる。また、
ゲート１４はアクティブ領域側に所定部分拡張されて形
成されるが、これはゲート１４のパターニング時発生さ
れる誤整列およびＣＤ（ｃｒｉｔｉｃｕｌ ｄｉｍｅｎ
ｓｉｏｎ）変動を考慮して、アクティブ領域でソースお
よびドレイン領域１５ａ，１５ｂと完全に重ねるためで
ある。若し、ソースおよびドレイン領域１５ａ，１５ｂ
とゲート１４が重ならない場合は、フィールドトランジ
スタは動作をしない。
下部に形成された厚いフィールド酸化膜１２がゲート酸
化膜の役目をして高電圧のＥＳＤを防止できる。また、
ゲート１４はアクティブ領域側に所定部分拡張されて形
成されるが、これはゲート１４のパターニング時発生さ
れる誤整列およびＣＤ（ｃｒｉｔｉｃｕｌ ｄｉｍｅｎ
ｓｉｏｎ）変動を考慮して、アクティブ領域でソースお
よびドレイン領域１５ａ，１５ｂと完全に重ねるためで
ある。若し、ソースおよびドレイン領域１５ａ，１５ｂ
とゲート１４が重ならない場合は、フィールドトランジ
スタは動作をしない。
【０００７】
【発明が解決しようとする課題】ＥＳＤを防止する従来
の静電気放電保護用トランジスタは以上のように構成さ
れているので、素子が高集積化されることによりゲート
酸化膜１３の厚さが１０ｎｍ以下に減少すると、高電圧
がゲート１４に印加されることにより前記フィールドト
ランジスタＦＤがオンする前に、ゲート１４下部に形成
された前記薄いゲート酸化膜１３が絶縁破壊により損傷
する。このようにフィールドトランジスタＦＤはＥＳＤ
を防止できずチップの損傷が惹起される課題がある。
の静電気放電保護用トランジスタは以上のように構成さ
れているので、素子が高集積化されることによりゲート
酸化膜１３の厚さが１０ｎｍ以下に減少すると、高電圧
がゲート１４に印加されることにより前記フィールドト
ランジスタＦＤがオンする前に、ゲート１４下部に形成
された前記薄いゲート酸化膜１３が絶縁破壊により損傷
する。このようにフィールドトランジスタＦＤはＥＳＤ
を防止できずチップの損傷が惹起される課題がある。
【０００８】そこで本発明の目的は、フィールドトラン
ジスタのゲート酸化膜を厚いフィールド酸化膜で形成し
て、素子のＥＳＤ特性を向上させることの出来る静電気
放電保護用トランジスタおよびその製造方法を提供する
ことにある。
ジスタのゲート酸化膜を厚いフィールド酸化膜で形成し
て、素子のＥＳＤ特性を向上させることの出来る静電気
放電保護用トランジスタおよびその製造方法を提供する
ことにある。
【０００９】
【課題を解決するための手段】請求項１記載の発明に係
る静電気放電保護用トランジスタは、第１伝導型半導体
基板、前記基板上に形成されたフィールド酸化膜、前記
フィールド酸化膜上に形成されたゲートおよび、前記基
板のフィールド酸化膜の両側に形成され相互離隔される
と共に、前記ゲートと前記フィールド酸化膜を間におい
て所定部分重ねられた第２伝導型ソース／ドレイン領域
を備えることを特徴とするものである。
る静電気放電保護用トランジスタは、第１伝導型半導体
基板、前記基板上に形成されたフィールド酸化膜、前記
フィールド酸化膜上に形成されたゲートおよび、前記基
板のフィールド酸化膜の両側に形成され相互離隔される
と共に、前記ゲートと前記フィールド酸化膜を間におい
て所定部分重ねられた第２伝導型ソース／ドレイン領域
を備えることを特徴とするものである。
【００１０】請求項２記載の発明に係る静電気放電保護
用トランジスタは、フィールド酸化膜がゲート酸化膜と
して作用することを特徴とするものである。
用トランジスタは、フィールド酸化膜がゲート酸化膜と
して作用することを特徴とするものである。
【００１１】請求項３記載の発明に係る静電気放電保護
用トランジスタは、ソース領域が、基板に形成されてゲ
ートの一側と重なりドレイン領域から離隔された第２伝
導型第１ソース領域と、該第１ソース領域内のフィール
ド酸化膜の一側に形成された第２伝導型の第２ソース領
域を備えたことを特徴とするものである。
用トランジスタは、ソース領域が、基板に形成されてゲ
ートの一側と重なりドレイン領域から離隔された第２伝
導型第１ソース領域と、該第１ソース領域内のフィール
ド酸化膜の一側に形成された第２伝導型の第２ソース領
域を備えたことを特徴とするものである。
【００１２】請求項４記載の発明に係る静電気放電保護
用トランジスタは、第１ソース領域がウェルであること
を特徴とするものである。
用トランジスタは、第１ソース領域がウェルであること
を特徴とするものである。
【００１３】請求項５記載の発明に係る静電気放電保護
用トランジスタは、ドレイン領域が、基板に形成されゲ
ートの他の側と重ねられてソース領域から離隔された第
２伝導型の第１ドレイン領域と、該第１ドレイン領域内
のフィールド酸化膜の他の側に形成された第２伝導型の
第２ドレイン領域を備えたことを特徴とするものであ
る。
用トランジスタは、ドレイン領域が、基板に形成されゲ
ートの他の側と重ねられてソース領域から離隔された第
２伝導型の第１ドレイン領域と、該第１ドレイン領域内
のフィールド酸化膜の他の側に形成された第２伝導型の
第２ドレイン領域を備えたことを特徴とするものであ
る。
【００１４】請求項６記載の発明に係る静電気放電保護
用トランジスタは、第１ドレイン領域がウェルであるこ
とを特徴とするものである。
用トランジスタは、第１ドレイン領域がウェルであるこ
とを特徴とするものである。
【００１５】請求項７記載の発明に係る静電気放電保護
用トランジスタは、基板がｐ型であり、ソース／ドレイ
ン領域はｎ型であることを特徴とするものである。
用トランジスタは、基板がｐ型であり、ソース／ドレイ
ン領域はｎ型であることを特徴とするものである。
【００１６】請求項８記載の発明に係る静電気放電保護
用トランジスタは、基板がｎ型であり、ソース／ドレイ
ン領域はｐ型であることを特徴とするものである。
用トランジスタは、基板がｎ型であり、ソース／ドレイ
ン領域はｐ型であることを特徴とするものである。
【００１７】請求項９記載の発明に係る静電気放電保護
用トランジスタは、基板上に形成された層間絶縁膜、ソ
ース／ドレイン領域上の前記層間絶縁膜にそれぞれ形成
されたコンタクトホール、および前記層間絶縁膜上に形
成され前記コンタクトホールを埋め立てることによって
前記ソース／ドレイン領域と各々コンタクとする金属配
線層を備えたことを特徴とするものである。
用トランジスタは、基板上に形成された層間絶縁膜、ソ
ース／ドレイン領域上の前記層間絶縁膜にそれぞれ形成
されたコンタクトホール、および前記層間絶縁膜上に形
成され前記コンタクトホールを埋め立てることによって
前記ソース／ドレイン領域と各々コンタクとする金属配
線層を備えたことを特徴とするものである。
【００１８】請求項１０記載の発明に係る静電気放電保
護用トランジスタの製造方法は、第１伝導型半導体基板
を提供する工程と、前記基板上にゲート酸化膜を形成す
る工程と、前記ゲート酸化膜と重ねられると共に、相互
離隔された第１および第２ウェルを形成する工程と、前
記ゲート酸化膜上に前記各々の第１および第２ウェルと
重ねられるようにゲートを形成する工程と、前記各々の
第１および第２ウェルに第２伝導型のソース／ドレイン
領域を形成する工程を備えたことを特徴とするものであ
る。
護用トランジスタの製造方法は、第１伝導型半導体基板
を提供する工程と、前記基板上にゲート酸化膜を形成す
る工程と、前記ゲート酸化膜と重ねられると共に、相互
離隔された第１および第２ウェルを形成する工程と、前
記ゲート酸化膜上に前記各々の第１および第２ウェルと
重ねられるようにゲートを形成する工程と、前記各々の
第１および第２ウェルに第２伝導型のソース／ドレイン
領域を形成する工程を備えたことを特徴とするものであ
る。
【００１９】請求項１１記載の発明に係る静電気放電保
護用トランジスタの製造方法は、ゲート酸化膜を形成す
る段階がＬＯＣＯＳ工程によって実行されることを特徴
とするものである。
護用トランジスタの製造方法は、ゲート酸化膜を形成す
る段階がＬＯＣＯＳ工程によって実行されることを特徴
とするものである。
【００２０】請求項１２記載の発明に係る静電気放電保
護用トランジスタの製造方法は、基板がｐ型であり、前
記ソース／ドレイン領域はｎ型であることを特徴とする
ものである。
護用トランジスタの製造方法は、基板がｐ型であり、前
記ソース／ドレイン領域はｎ型であることを特徴とする
ものである。
【００２１】請求項１３記載の発明に係る静電気放電保
護用トランジスタの製造方法は、基板がｎ型であり、前
記ソース／ドレイン領域はｐ型であることを特徴とする
ものである。
護用トランジスタの製造方法は、基板がｎ型であり、前
記ソース／ドレイン領域はｐ型であることを特徴とする
ものである。
【００２２】請求項１４記載の発明に係る静電気放電保
護用トランジスタの製造方法は、基板上に層間絶縁膜を
形成する工程と、ソース／ドレイン領域上の前記層間絶
縁膜にコンタクトホールを各々形成する工程と、前記層
間絶縁膜上に前記コンタクトホールを通じて前記ソース
／ドレイン領域とコンタクトするように金属配線を形成
する工程を備えることを特徴とするものである。
護用トランジスタの製造方法は、基板上に層間絶縁膜を
形成する工程と、ソース／ドレイン領域上の前記層間絶
縁膜にコンタクトホールを各々形成する工程と、前記層
間絶縁膜上に前記コンタクトホールを通じて前記ソース
／ドレイン領域とコンタクトするように金属配線を形成
する工程を備えることを特徴とするものである。
【００２３】
【発明の実施の形態】以下、本発明の静電気放電保護用
トランジスタおよびその製造方法の一実施の形態例を説
明する。図１に示すように、第１伝導型の半導体基板２
１上にＬＯＣＯＳ方式によってフィールド酸化膜２２が
形成される。相互離隔された第２伝導型の第１ウェル２
３ａ，第２ウェル２３ｂがフィールド酸化膜２２と重ね
られるように基板２１に形成される。この際、第１ウェ
ル２３ａおよび第２ウェル２３ｂはソース／ドレイン領
域で作用する。基板２１がｐ型の場合、第１ウェル２３
ａおよび第２ウェル２３ｂはｎ型である。一方、基板２
１がｎ型の場合、第１ウェル２３ａおよび第２ウェル２
３ｂはｐ型である。
トランジスタおよびその製造方法の一実施の形態例を説
明する。図１に示すように、第１伝導型の半導体基板２
１上にＬＯＣＯＳ方式によってフィールド酸化膜２２が
形成される。相互離隔された第２伝導型の第１ウェル２
３ａ，第２ウェル２３ｂがフィールド酸化膜２２と重ね
られるように基板２１に形成される。この際、第１ウェ
ル２３ａおよび第２ウェル２３ｂはソース／ドレイン領
域で作用する。基板２１がｐ型の場合、第１ウェル２３
ａおよび第２ウェル２３ｂはｎ型である。一方、基板２
１がｎ型の場合、第１ウェル２３ａおよび第２ウェル２
３ｂはｐ型である。
【００２４】図２に示すように、基板２１上にポリシリ
コン膜が蒸着され、フォトリソグラフィーによってゲー
ト２４の長さが第１ウェル２３ａおよび第２ウェル２３
ｂ上まで拡張するように前記ポリシリコン膜がパターニ
ングされてフィールド酸化膜２２上にゲート２４が形成
される。
コン膜が蒸着され、フォトリソグラフィーによってゲー
ト２４の長さが第１ウェル２３ａおよび第２ウェル２３
ｂ上まで拡張するように前記ポリシリコン膜がパターニ
ングされてフィールド酸化膜２２上にゲート２４が形成
される。
【００２５】図３に示すように、第２伝導型の高濃度不
純物イオンがゲート２４をイオン注入マスクで使用する
イオン注入工程によって第１ウェル２３ａおよび第２ウ
ェル２３ｂに注入されてソース／ドレイン領域２５ａ，
２５ｂが第１ウェル２３ａおよび第２ウェル２３ｂにそ
れぞれ形成される。
純物イオンがゲート２４をイオン注入マスクで使用する
イオン注入工程によって第１ウェル２３ａおよび第２ウ
ェル２３ｂに注入されてソース／ドレイン領域２５ａ，
２５ｂが第１ウェル２３ａおよび第２ウェル２３ｂにそ
れぞれ形成される。
【００２６】図４に示すように、基板２１上に層間絶縁
膜２６が形成され、フォトリソグラフィーおよびエッチ
ング工程によってソース／ドレイン領域２５ａ，２５ｂ
を露出させてコンタクトホールが形成される。金属配線
層２７ａ，２７ｂがコンタクトホールを埋め立てるよう
に層間絶縁膜２６上に形成されることによって、ソース
／ドレイン領域２５ａ，２５ｂと前記金属配線層２７
ａ，２７ｂとがコンタクトする。
膜２６が形成され、フォトリソグラフィーおよびエッチ
ング工程によってソース／ドレイン領域２５ａ，２５ｂ
を露出させてコンタクトホールが形成される。金属配線
層２７ａ，２７ｂがコンタクトホールを埋め立てるよう
に層間絶縁膜２６上に形成されることによって、ソース
／ドレイン領域２５ａ，２５ｂと前記金属配線層２７
ａ，２７ｂとがコンタクトする。
【００２７】なお、以上の説明において、本発明の技術
的要旨を外れない範囲内で多様に変形させて実施できる
ことは勿論である。
的要旨を外れない範囲内で多様に変形させて実施できる
ことは勿論である。
【００２８】
【発明の効果】以上説明したように、本発明よればソー
ス／ドレイン領域が第１ウェルおよび第２ウェルを通じ
てゲートと重ねられてフィールドトランジスタの動作を
可能にし、フィールド酸化膜がゲート酸化膜で作用する
ことによって、フィールドトランジスタのＥＳＤ保護特
性を向上させることができる。
ス／ドレイン領域が第１ウェルおよび第２ウェルを通じ
てゲートと重ねられてフィールドトランジスタの動作を
可能にし、フィールド酸化膜がゲート酸化膜で作用する
ことによって、フィールドトランジスタのＥＳＤ保護特
性を向上させることができる。
【図１】本発明の静電気放電保護用トランジスタおよび
その製造方法の一実施の形態例を説明するための工程断
面図である。
その製造方法の一実施の形態例を説明するための工程断
面図である。
【図２】本発明の静電気放電保護用トランジスタおよび
その製造方法の一実施の形態例を説明するための工程断
面図である。
その製造方法の一実施の形態例を説明するための工程断
面図である。
【図３】本発明の静電気放電保護用トランジスタおよび
その製造方法の一実施の形態例を説明するための工程断
面図である。
その製造方法の一実施の形態例を説明するための工程断
面図である。
【図４】本発明の静電気放電保護用トランジスタおよび
その製造方法の一実施の形態例を説明するための工程断
面図である。
その製造方法の一実施の形態例を説明するための工程断
面図である。
【図５】従来の静電気放電保護用トランジスタによるＥ
ＳＤ防止用の回路を示す回路図である。
ＳＤ防止用の回路を示す回路図である。
【図６】従来の静電気放電保護用トランジスタを示す断
面図である。
面図である。
２１：半導体基板 ２２：フィールド酸化膜 ２３ａ：第１ウェル ２３ｂ：第２ウェル ２４：ゲート ２５ａ，２５ｂ：ソース／ドレイン領域 ２６：層間絶縁膜 ２７：金属配線層
Claims (14)
- 【請求項１】 第１伝導型半導体基板、前記基板上に形
成されたフィールド酸化膜、前記フィールド酸化膜上に
形成されたゲートおよび、前記基板のフィールド酸化膜
の両側に形成され相互離隔されると共に、前記ゲートと
前記フィールド酸化膜を間において所定部分重ねられた
第２伝導型ソース／ドレイン領域を備えることを特徴と
する静電気放電保護用トランジスタ。 - 【請求項２】 前記フィールド酸化膜はゲート酸化膜と
して作用することを特徴とする請求項１記載の静電気放
電保護用トランジスタ。 - 【請求項３】 前記ソース領域は、 前記基板に形成されて前記ゲートの一側と重なり前記ド
レイン領域から離隔された第２伝導型第１ソース領域
と、 前記第１ソース領域内の前記フィールド酸化膜の一側に
形成された第２伝導型の第２ソース領域を備えたことを
特徴とする請求項１記載の静電気放電保護用トランジス
タ。 - 【請求項４】 前記第１ソース領域はウェルであること
を特徴とする請求項３記載の静電気放電保護用トランジ
スタ。 - 【請求項５】 前記ドレイン領域は、 前記基板に形成され前記ゲートの他の側と重ねられて前
記ソース領域から離隔された第２伝導型の第１ドレイン
領域と、 前記第１ドレイン領域内の前記フィールド酸化膜の他の
側に形成された第２伝導型の第２ドレイン領域を備えた
ことを特徴とする請求項１記載の静電気放電保護用トラ
ンジスタ。 - 【請求項６】 前記第１ドレイン領域はウェルであるこ
とを特徴とする請求項５記載の静電気放電保護用トラン
ジスタ。 - 【請求項７】 前記基板はｐ型であり、前記ソース／ド
レイン領域はｎ型であることを特徴とする請求項１記載
の静電気放電保護用トランジスタ。 - 【請求項８】 前記基板はｎ型であり、前記ソース／ド
レイン領域はｐ型であることを特徴とする請求項１記載
の静電気放電保護用トランジスタ。 - 【請求項９】 前記基板上に形成された層間絶縁膜、 前記ソース／ドレイン領域上の前記層間絶縁膜に各々形
成されたコンタクトホール、および前記層間絶縁膜上に
形成され前記コンタクトホールを埋め立てることによっ
て前記ソース／ドレイン領域と各々コンタクトする金属
配線層を備えたことを特徴とする請求項１記載の静電気
放電保護用トランジスタ。 - 【請求項１０】 第１伝導型半導体基板を提供する工程
と、 前記基板上にゲート酸化膜を形成する工程と、 前記ゲート酸化膜と重ねられると共に、相互離隔された
第１および第２ウェルを形成する工程と、 前記ゲート酸化膜上に前記各々の第１および第２ウェル
と重ねられるようにゲートを形成する工程と、 前記各々の第１および第２ウェルに第２伝導型のソース
／ドレイン領域を形成する工程を備えたことを特徴とす
る静電気放電保護用トランジスタの製造方法。 - 【請求項１１】 前記ゲート酸化膜を形成する段階はＬ
ＯＣＯＳ工程によって実行されることを特徴とする請求
項１０記載の静電気放電保護用トランジスタの製造方
法。 - 【請求項１２】 前記基板はｐ型であり、前記ソース／
ドレイン領域はｎ型であることを特徴とする請求項１０
記載の静電気放電保護用トランジスタの製造方法。 - 【請求項１３】 前記基板はｎ型であり、前記ソース／
ドレイン領域はｐ型であることを特徴とする請求項１０
記載の静電気放電保護用トランジスタの製造方法。 - 【請求項１４】 前記基板上に層間絶縁膜を形成する工
程と、 前記ソース／ドレイン領域上の前記層間絶縁膜にコンタ
クトホールを各々形成する工程と、 前記層間絶縁膜上に前記コンタクトホールを通じて前記
ソース／ドレイン領域とコンタクトするように金属配線
を形成する工程を備えることを特徴とする請求項１０記
載の静電気放電保護用トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950069472A KR970053972A (ko) | 1995-12-30 | 1995-12-30 | 정전기 방지용 필드 트랜지스터 및 그의 제조방법 |
| KR1995P69472 | 1995-12-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012827A true JPH1012827A (ja) | 1998-01-16 |
Family
ID=19448467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8356106A Pending JPH1012827A (ja) | 1995-12-30 | 1996-12-25 | 静電気放電保護用トランジスタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1012827A (ja) |
| KR (1) | KR970053972A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100494143B1 (ko) * | 1997-12-31 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체장치의 필드트랜지스터 구조 |
| KR100929427B1 (ko) * | 2003-02-05 | 2009-12-03 | 매그나칩 반도체 유한회사 | Ｄｍｏｓ 트랜지스터의 제조 방법 |
-
1995
- 1995-12-30 KR KR1019950069472A patent/KR970053972A/ko not_active Application Discontinuation
-
1996
- 1996-12-25 JP JP8356106A patent/JPH1012827A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR970053972A (ko) | 1997-07-31 |
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