JPH1012827A - 静電気放電保護用トランジスタおよびその製造方法 - Google Patents

静電気放電保護用トランジスタおよびその製造方法

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JPH1012827A
JPH1012827A JP8356106A JP35610696A JPH1012827A JP H1012827 A JPH1012827 A JP H1012827A JP 8356106 A JP8356106 A JP 8356106A JP 35610696 A JP35610696 A JP 35610696A JP H1012827 A JPH1012827 A JP H1012827A
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JP
Japan
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oxide film
substrate
gate
forming
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JP8356106A
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Saiko Kin
載 甲 金
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SK Hynix Inc
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Hyundai Electronics Industries Co Ltd
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Publication date
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    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0248Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • HELECTRICITY
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    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material

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Abstract

(57)【要約】 【課題】 ゲート酸化膜の厚さが減少すると、高電圧が
ゲートに印加されることにより、フィールドトランジス
タがオンする前に、拡張されたゲート下部に形成された
前記ゲート酸化膜が絶縁破壊により損傷する課題があっ
た。 【解決手段】 第1伝導型半導体基板、前記第1伝導型
半導体基板上に形成されたフィールド酸化膜、該フィー
ルド酸化膜上に形成されたゲートおよび、前記フィール
ド酸化膜の両側に形成され相互離隔されると共に前記ゲ
ートと前記フィールド酸化膜を間において所定部分重ね
られた第2伝導型ソース/ドレイン領域を備えた静電気
放電保護用トランジスタである。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は静電気放電保護用ト
ランジスタおよびその製造方法に関し、特に、静電気放
電(electrostatic discharg
e)保護用トランジスタおよびその製造方法に関する。
【0002】
【従来の技術】静電気放電(ESDと称す)は半導体チ
ップの信頼性を左右する要素中の一つとして、半導体チ
ップの取り扱いの際またはシステムに装着して使用する
場合発生し、チップの損傷を惹起させる。したがって、
このようなESDを保護するために、半導体チップ内に
前記ESDを保護するための回路が内蔵される。前記E
SDを保護するための前記回路を図5に示す。
【0003】入力PAD10に連結されたESD保護回
路10はフィールドトランジスタFD、抵抗RおよびN
MOSトランジスタNMを備える。
【0004】フィールドトランジスタFDのゲートおよ
びドレインが入力PAD1と接続され、ソースが基準電
位−VSSと接続されている。フィールドトランジスタ
FDは厚いフィールド酸化膜がゲート酸化膜の役目をす
る。入力PAD1でESDによって発生された高電圧が
印加される場合、フィールドトランジスタFDはオンさ
れて、基準電位−VSSを通じて電流が抜け出るので、
半導体チップにESDが印加されることが防止される。
【0005】次いで、前記されたn型のフィールドトラ
ンジスタFDを図6を参照して説明する。図6に示され
るように、フィールドトランジスタFDは半導体基板1
1と、基板11上に形成されたフィールド酸化膜12
と、フィールド酸化膜12が含まれた基板11上に形成
され、アクティブ領域で所定部分拡張されたゲート酸化
膜13およびゲート14と、ゲート14下部の両側の基
板11内に形成されて、ゲート14下部と所定部分重ね
られたソースおよびドレイン領域15a,15bと、ソ
ースおよびドレイン領域15a,15b上に形成されソ
ースおよびドレイン領域15a,15bの所定部分とコ
ンタクされた金属配線層17a,17bと、金属配線層
17a,17bおよび下部の基板11との絶縁のために
基板11上に形成された層間絶縁膜16で構成されてい
る。
【0006】フィールドトランジスタFDはゲート14
下部に形成された厚いフィールド酸化膜12がゲート酸
化膜の役目をして高電圧のESDを防止できる。また、
ゲート14はアクティブ領域側に所定部分拡張されて形
成されるが、これはゲート14のパターニング時発生さ
れる誤整列およびCD(criticul dimen
sion)変動を考慮して、アクティブ領域でソースお
よびドレイン領域15a,15bと完全に重ねるためで
ある。若し、ソースおよびドレイン領域15a,15b
とゲート14が重ならない場合は、フィールドトランジ
スタは動作をしない。
【0007】
【発明が解決しようとする課題】ESDを防止する従来
の静電気放電保護用トランジスタは以上のように構成さ
れているので、素子が高集積化されることによりゲート
酸化膜13の厚さが10nm以下に減少すると、高電圧
がゲート14に印加されることにより前記フィールドト
ランジスタFDがオンする前に、ゲート14下部に形成
された前記薄いゲート酸化膜13が絶縁破壊により損傷
する。このようにフィールドトランジスタFDはESD
を防止できずチップの損傷が惹起される課題がある。
【0008】そこで本発明の目的は、フィールドトラン
ジスタのゲート酸化膜を厚いフィールド酸化膜で形成し
て、素子のESD特性を向上させることの出来る静電気
放電保護用トランジスタおよびその製造方法を提供する
ことにある。
【0009】
【課題を解決するための手段】請求項1記載の発明に係
る静電気放電保護用トランジスタは、第1伝導型半導体
基板、前記基板上に形成されたフィールド酸化膜、前記
フィールド酸化膜上に形成されたゲートおよび、前記基
板のフィールド酸化膜の両側に形成され相互離隔される
と共に、前記ゲートと前記フィールド酸化膜を間におい
て所定部分重ねられた第2伝導型ソース/ドレイン領域
を備えることを特徴とするものである。
【0010】請求項2記載の発明に係る静電気放電保護
用トランジスタは、フィールド酸化膜がゲート酸化膜と
して作用することを特徴とするものである。
【0011】請求項3記載の発明に係る静電気放電保護
用トランジスタは、ソース領域が、基板に形成されてゲ
ートの一側と重なりドレイン領域から離隔された第2伝
導型第1ソース領域と、該第1ソース領域内のフィール
ド酸化膜の一側に形成された第2伝導型の第2ソース領
域を備えたことを特徴とするものである。
【0012】請求項4記載の発明に係る静電気放電保護
用トランジスタは、第1ソース領域がウェルであること
を特徴とするものである。
【0013】請求項5記載の発明に係る静電気放電保護
用トランジスタは、ドレイン領域が、基板に形成されゲ
ートの他の側と重ねられてソース領域から離隔された第
2伝導型の第1ドレイン領域と、該第1ドレイン領域内
のフィールド酸化膜の他の側に形成された第2伝導型の
第2ドレイン領域を備えたことを特徴とするものであ
る。
【0014】請求項6記載の発明に係る静電気放電保護
用トランジスタは、第1ドレイン領域がウェルであるこ
とを特徴とするものである。
【0015】請求項7記載の発明に係る静電気放電保護
用トランジスタは、基板がp型であり、ソース/ドレイ
ン領域はn型であることを特徴とするものである。
【0016】請求項8記載の発明に係る静電気放電保護
用トランジスタは、基板がn型であり、ソース/ドレイ
ン領域はp型であることを特徴とするものである。
【0017】請求項9記載の発明に係る静電気放電保護
用トランジスタは、基板上に形成された層間絶縁膜、ソ
ース/ドレイン領域上の前記層間絶縁膜にそれぞれ形成
されたコンタクトホール、および前記層間絶縁膜上に形
成され前記コンタクトホールを埋め立てることによって
前記ソース/ドレイン領域と各々コンタクとする金属配
線層を備えたことを特徴とするものである。
【0018】請求項10記載の発明に係る静電気放電保
護用トランジスタの製造方法は、第1伝導型半導体基板
を提供する工程と、前記基板上にゲート酸化膜を形成す
る工程と、前記ゲート酸化膜と重ねられると共に、相互
離隔された第1および第2ウェルを形成する工程と、前
記ゲート酸化膜上に前記各々の第1および第2ウェルと
重ねられるようにゲートを形成する工程と、前記各々の
第1および第2ウェルに第2伝導型のソース/ドレイン
領域を形成する工程を備えたことを特徴とするものであ
る。
【0019】請求項11記載の発明に係る静電気放電保
護用トランジスタの製造方法は、ゲート酸化膜を形成す
る段階がLOCOS工程によって実行されることを特徴
とするものである。
【0020】請求項12記載の発明に係る静電気放電保
護用トランジスタの製造方法は、基板がp型であり、前
記ソース/ドレイン領域はn型であることを特徴とする
ものである。
【0021】請求項13記載の発明に係る静電気放電保
護用トランジスタの製造方法は、基板がn型であり、前
記ソース/ドレイン領域はp型であることを特徴とする
ものである。
【0022】請求項14記載の発明に係る静電気放電保
護用トランジスタの製造方法は、基板上に層間絶縁膜を
形成する工程と、ソース/ドレイン領域上の前記層間絶
縁膜にコンタクトホールを各々形成する工程と、前記層
間絶縁膜上に前記コンタクトホールを通じて前記ソース
/ドレイン領域とコンタクトするように金属配線を形成
する工程を備えることを特徴とするものである。
【0023】
【発明の実施の形態】以下、本発明の静電気放電保護用
トランジスタおよびその製造方法の一実施の形態例を説
明する。図1に示すように、第1伝導型の半導体基板2
1上にLOCOS方式によってフィールド酸化膜22が
形成される。相互離隔された第2伝導型の第1ウェル2
3a,第2ウェル23bがフィールド酸化膜22と重ね
られるように基板21に形成される。この際、第1ウェ
ル23aおよび第2ウェル23bはソース/ドレイン領
域で作用する。基板21がp型の場合、第1ウェル23
aおよび第2ウェル23bはn型である。一方、基板2
1がn型の場合、第1ウェル23aおよび第2ウェル2
3bはp型である。
【0024】図2に示すように、基板21上にポリシリ
コン膜が蒸着され、フォトリソグラフィーによってゲー
ト24の長さが第1ウェル23aおよび第2ウェル23
b上まで拡張するように前記ポリシリコン膜がパターニ
ングされてフィールド酸化膜22上にゲート24が形成
される。
【0025】図3に示すように、第2伝導型の高濃度不
純物イオンがゲート24をイオン注入マスクで使用する
イオン注入工程によって第1ウェル23aおよび第2ウ
ェル23bに注入されてソース/ドレイン領域25a,
25bが第1ウェル23aおよび第2ウェル23bにそ
れぞれ形成される。
【0026】図4に示すように、基板21上に層間絶縁
膜26が形成され、フォトリソグラフィーおよびエッチ
ング工程によってソース/ドレイン領域25a,25b
を露出させてコンタクトホールが形成される。金属配線
層27a,27bがコンタクトホールを埋め立てるよう
に層間絶縁膜26上に形成されることによって、ソース
/ドレイン領域25a,25bと前記金属配線層27
a,27bとがコンタクトする。
【0027】なお、以上の説明において、本発明の技術
的要旨を外れない範囲内で多様に変形させて実施できる
ことは勿論である。
【0028】
【発明の効果】以上説明したように、本発明よればソー
ス/ドレイン領域が第1ウェルおよび第2ウェルを通じ
てゲートと重ねられてフィールドトランジスタの動作を
可能にし、フィールド酸化膜がゲート酸化膜で作用する
ことによって、フィールドトランジスタのESD保護特
性を向上させることができる。
【図面の簡単な説明】
【図1】本発明の静電気放電保護用トランジスタおよび
その製造方法の一実施の形態例を説明するための工程断
面図である。
【図2】本発明の静電気放電保護用トランジスタおよび
その製造方法の一実施の形態例を説明するための工程断
面図である。
【図3】本発明の静電気放電保護用トランジスタおよび
その製造方法の一実施の形態例を説明するための工程断
面図である。
【図4】本発明の静電気放電保護用トランジスタおよび
その製造方法の一実施の形態例を説明するための工程断
面図である。
【図5】従来の静電気放電保護用トランジスタによるE
SD防止用の回路を示す回路図である。
【図6】従来の静電気放電保護用トランジスタを示す断
面図である。
【符号の説明】
21:半導体基板 22:フィールド酸化膜 23a:第1ウェル 23b:第2ウェル 24:ゲート 25a,25b:ソース/ドレイン領域 26:層間絶縁膜 27:金属配線層

Claims (14)

    【特許請求の範囲】
  1. 【請求項1】 第1伝導型半導体基板、前記基板上に形
    成されたフィールド酸化膜、前記フィールド酸化膜上に
    形成されたゲートおよび、前記基板のフィールド酸化膜
    の両側に形成され相互離隔されると共に、前記ゲートと
    前記フィールド酸化膜を間において所定部分重ねられた
    第2伝導型ソース/ドレイン領域を備えることを特徴と
    する静電気放電保護用トランジスタ。
  2. 【請求項2】 前記フィールド酸化膜はゲート酸化膜と
    して作用することを特徴とする請求項1記載の静電気放
    電保護用トランジスタ。
  3. 【請求項3】 前記ソース領域は、 前記基板に形成されて前記ゲートの一側と重なり前記ド
    レイン領域から離隔された第2伝導型第1ソース領域
    と、 前記第1ソース領域内の前記フィールド酸化膜の一側に
    形成された第2伝導型の第2ソース領域を備えたことを
    特徴とする請求項1記載の静電気放電保護用トランジス
    タ。
  4. 【請求項4】 前記第1ソース領域はウェルであること
    を特徴とする請求項3記載の静電気放電保護用トランジ
    スタ。
  5. 【請求項5】 前記ドレイン領域は、 前記基板に形成され前記ゲートの他の側と重ねられて前
    記ソース領域から離隔された第2伝導型の第1ドレイン
    領域と、 前記第1ドレイン領域内の前記フィールド酸化膜の他の
    側に形成された第2伝導型の第2ドレイン領域を備えた
    ことを特徴とする請求項1記載の静電気放電保護用トラ
    ンジスタ。
  6. 【請求項6】 前記第1ドレイン領域はウェルであるこ
    とを特徴とする請求項5記載の静電気放電保護用トラン
    ジスタ。
  7. 【請求項7】 前記基板はp型であり、前記ソース/ド
    レイン領域はn型であることを特徴とする請求項1記載
    の静電気放電保護用トランジスタ。
  8. 【請求項8】 前記基板はn型であり、前記ソース/ド
    レイン領域はp型であることを特徴とする請求項1記載
    の静電気放電保護用トランジスタ。
  9. 【請求項9】 前記基板上に形成された層間絶縁膜、 前記ソース/ドレイン領域上の前記層間絶縁膜に各々形
    成されたコンタクトホール、および前記層間絶縁膜上に
    形成され前記コンタクトホールを埋め立てることによっ
    て前記ソース/ドレイン領域と各々コンタクトする金属
    配線層を備えたことを特徴とする請求項1記載の静電気
    放電保護用トランジスタ。
  10. 【請求項10】 第1伝導型半導体基板を提供する工程
    と、 前記基板上にゲート酸化膜を形成する工程と、 前記ゲート酸化膜と重ねられると共に、相互離隔された
    第1および第2ウェルを形成する工程と、 前記ゲート酸化膜上に前記各々の第1および第2ウェル
    と重ねられるようにゲートを形成する工程と、 前記各々の第1および第2ウェルに第2伝導型のソース
    /ドレイン領域を形成する工程を備えたことを特徴とす
    る静電気放電保護用トランジスタの製造方法。
  11. 【請求項11】 前記ゲート酸化膜を形成する段階はL
    OCOS工程によって実行されることを特徴とする請求
    項10記載の静電気放電保護用トランジスタの製造方
    法。
  12. 【請求項12】 前記基板はp型であり、前記ソース/
    ドレイン領域はn型であることを特徴とする請求項10
    記載の静電気放電保護用トランジスタの製造方法。
  13. 【請求項13】 前記基板はn型であり、前記ソース/
    ドレイン領域はp型であることを特徴とする請求項10
    記載の静電気放電保護用トランジスタの製造方法。
  14. 【請求項14】 前記基板上に層間絶縁膜を形成する工
    程と、 前記ソース/ドレイン領域上の前記層間絶縁膜にコンタ
    クトホールを各々形成する工程と、 前記層間絶縁膜上に前記コンタクトホールを通じて前記
    ソース/ドレイン領域とコンタクトするように金属配線
    を形成する工程を備えることを特徴とする請求項10記
    載の静電気放電保護用トランジスタの製造方法。
JP8356106A 1995-12-30 1996-12-25 静電気放電保護用トランジスタおよびその製造方法 Pending JPH1012827A (ja)

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KR1995P69472 1995-12-30

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KR100929427B1 (ko) * 2003-02-05 2009-12-03 매그나칩 반도체 유한회사 Dmos 트랜지스터의 제조 방법

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