TWI428990B - 形成防護環或接觸至絕緣體上矽（ｓｏｉ）基板之方法 - Google Patents

形成防護環或接觸至絕緣體上矽（ｓｏｉ）基板之方法 Download PDF

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Description

形成防護環或接觸至絕緣體上矽(SOI)基板之方法
本發明係關於微電子裝置及其製造。
於一般半導體基板，電晶體之主動半導體區域置於相反摻雜塊狀半導體區域之井區域中。於此類結構，井及塊狀半導體區域間之接面電容會影響效能。為增加效能，一些微電子裝置具有主動半導體區域於絕緣體上矽(“SOI”)基板之SOI層中。SOI層藉由例如埋式氧化物(“BOX”)層或其他介電層之絕緣層與基板之主或”塊狀”半導體區域分隔。絕緣層藉由去除於SOI層與塊狀半導體區域間之接面電容而改善性能。
然而，SOI基板較一般半導體基板更為複雜。需要更複雜的程序形成裝置，並確保其於使用期間維持功能性。尤其是SOI基板需要導電介層通過BOX層並接觸塊狀半導體區域。於此方式，SOI基板作為裝置的共用節點或接地節點。圖1顯示習知接觸結構，其中導電介層10延伸過受應力的氮化矽層12，且透過覆蓋有矽化物層44之多晶矽栓塞14電性地連接SOI基板20之塊狀半導體區域16。
習知接觸結構之一缺點為僅為形成接觸之目的需要許多製程步驟。為了形成接觸結構，SOI基板20(圖2)具 有溝渠隔離區域24置於其中及氮化物層22置於其上，且覆蓋有光可造影層26，例如光阻層，然後圖案化形成開口28於溝渠隔離區域24之邊界內，如圖2所示。如圖3所示，根據光阻層26圖案化開口30於溝渠隔離區域24及基板之BOX層18，使得塊狀半導體區域16暴露於開口中。如圖4所示，移除光阻，然後以多晶矽層32填塞於溝渠隔離區域24及BOX層18中之開口，以接觸塊狀半導體區域16。然後降低接觸塊半導體區域16之多晶矽填充物32之高度，並平坦化至溝渠隔離區域24及墊氮化物層22之主表面34(圖5)。如圖6所示，然後移除墊氮化物層，其中多晶矽栓塞32可向上突出於基板之主動半導體區域42上方。可形成例如場效電晶體40之裝置，其具有通道區域41置於主動半導體區域42中。再次參考圖1，然後矽化物區域44及45形成於多晶矽栓塞14頂上及FET 40之閘電極頂上，之後形成層內介電層46。然後形成導電介層10及50，其延伸過層內介電層46及受應力的氮化物層12以接觸矽化物層44及45。
於此習知方法中，關於圖3、4、及5所示之程序之單一目的為形成多晶矽栓塞14，其構成導電結構接觸塊狀半導體區域16之部份。因此，希望降低形成導電接觸結構之處理量。
根據本發明一實施例，提供一種形成導電介層接觸絕 緣體上半導體(“SOI”)基板之塊狀半導體區域之方法。形成第一開口於覆於溝渠隔離區域之共形層中。溝渠隔離區域可與基板之SOI層共享邊緣。較佳地，沉積介電層於共形層之頂表面及溝渠隔離區域上方。然後可形成第二開口，其延伸過介電層及共形層中之第一開口。較佳地，使得部份的塊狀半導體區域及共形層之頂表面暴露於第二開口內。然後可以金屬或半導體之至少其中之一填塞第二開口，以形成導電元件接觸暴露部份的塊狀半導體區域及共形層之頂表面。
根據本發明另一實施例，提供一種微電子結構，其可包含接觸絕緣體上半導體(“SOI”)基板之塊狀半導體區域之導電元件。溝渠隔離區域可覆於埋式介電層。溝渠隔離區域可與SOI層共享邊緣。較佳地，共形層覆於溝渠隔離區域。共形層可具有頂表面及開口，其界定自頂表面朝溝渠隔離區域延伸之壁。共形層之頂表面可包含一唇部鄰近該壁。較佳地，介電層覆於共形層之頂表面。較佳地，導電元件與塊狀半導體區域導電通訊。導電元件可實質由例如半導體、金屬、金屬導電化合物之至少其中之一所構成。導電元件可延伸過介電層、共形層中之開口、溝渠隔離區域以及埋式介電層。較佳地，導電元件接觸該共形層之唇部。
於此描述微電子結構，例如半導體晶片，其包含防護 環或導電介層接觸SOI基板之塊狀半導體區域，以及描述形成此類結構之方法。圖7A顯示基板70之平面圖，例如晶圓或部份的晶圓，其包含複數個個別區域74。各區域74典型地代表微電子結構，例如具有積體電路於其上之半導體晶片或部份的此類晶片。線76指示區域的邊界。於一範例，線76指示切割道的位置，於此區域74將被分開成個別的晶片。導電防護環80於區域74之區域72周圍畫線或至少實質包圍區域74之區域72，例如個別晶片之區域72或小於個別晶片面積之區域。防護環可作用為傳輸離子或水氣之阻障層，有益於其所包圍之微電子裝置之可靠度。由防護環所包圍之區域72典型地代表晶片的裝置區域，例如含有微電子裝置之區域。完成之微電子晶片之防護環係藉由額外地上方金屬介層環及佈線而完成，其覆蓋於圖7D之防護環110上，且延伸過提供於微電子晶片上之大部份或所有的佈線層厚度。
一區域74之片段78詳細顯示於圖7B之平面圖。如於此所示，防護環80鄰近切割道76延伸於方向86，88。防護環80製造成接觸SOI基板之塊狀半導體區域，將如下詳細說明。導電介層82，84接觸基板SOI層之裝置區域72中微電子裝置之一或多個主動半導體區域。
選替地，如圖7C所示，除了防護環，可以導電介層81形式提供導電元件，其接觸SOI基板之塊狀半導體區域。如圖7C所示，導電介層81可位於鄰近圖7C所示之 切割道76。選替地，導電介層81可位於其他地方，例如嵌於裝置區域72內，或於防護環80所包圍之區域內(圖7B)。
圖7D顯示根據本發明實施例具有導電元件110(例如防護環或導電基板接觸介層)之微電子結構之詳細截面圖。為便於參照，導電元件將描述為防護環。然而，以下導電元件的描述及其製造亦可應用於導電基板接觸介層81(圖7C)。
防護環110與SOI基板120之塊狀半導體區域116導電通訊。SOI基板典型地包含絕緣體上矽結構，其具有單晶矽裝置層108，且藉由埋式氧化物(“BOX”)層118與塊狀半導體區域116分隔。裝置層108可實質由矽構成，或可包含矽的合金，於眾多事物中如矽鍺、矽碳，或裝置層可包含部份實質由矽構成且另一部份實質由矽合金構成。第一溝渠隔離區域124分隔晶片鄰接切割道76之邊緣區域以及含有微電子裝置(例如n型場效電晶體(NFET)140及p型場效電晶體(PFET)150)之裝置區域。至少第一共形層126及較佳地第二共形層132覆於基板之主動半導體層108(SOI層)及溝渠隔離區域124、224上。
共形層之頂表面129鄰近層內介電層114。由上至下依序地，防護環110覆於且較佳地於頂表面129接觸共形層126之唇部128。防護環110延伸過層內介電(“ILD”)層 114、溝渠隔離區域124、以及SOI基板之BOX層118。進一步如圖7D所示，第一共形層126覆於NFET 140上方。典型地，共形層126包含內部受應力介電材料。舉例而言，第一共形層126可包含具有內部應力之氮化矽層。內部應力的大小通常大於0.5 Gpa。共形層126可具有拉伸或壓縮之內部應力。較佳地，共形層126具有大小大於約1.0Gpa之拉伸應力，以施加有益的拉伸應力給NFET的通道區域。
進一步如圖7D所示，間隙壁127可沿第一共形層126之壁設置。典型地，間隙壁127藉由圖案化覆於PFET 150上之第二共形層132之程序而形成。共形層132亦可包含內部受應力之氮化矽層。較佳地，共形層132具有大小大於約1.0Gpa之壓縮應力，以施加有益的壓縮應力給PFET的通道區域。
NFET 140及PFET 150分別具有主動半導體區域142及152，位於基板120之SOI層108。主動半導體區域由第二溝渠隔離區域224所分隔。第一接觸介層120延伸過第一共形層126，以接觸矽化物層144與NFET之主動半導體區域142導電通訊。第二接觸介層212延伸過第二共形層132，以接觸PFET 150之閘極導體之矽化物層156。典型地，亦可呈現其他導電介層(未繪示)，其延伸過ILD層114及第一與第二共形層126，132，以分別接觸NFET之閘極導體之矽化物層146及接觸覆於PFET之主動半導 體區域152上之矽化物層154。
現將描述製造圖7A－7B及7D(或選替地圖7C－7D)所示之微電子結構之方法。於如圖8所示之製造初始階段，第二溝渠隔離區域224將基板之SOI層108之主動半導體區域142，152彼此分隔。第一溝渠隔離區域124分隔主動半導體區域142與SOI層之另一半導體區域162，例如靠近切割道76之半導體區域或晶片之邊緣區域。
如圖9所示，微電子裝置形成於個別的主動半導體區域。舉例而言，可形成具有通道區域於主動半導體區域142中之NFET 140，且可形成具有通道區域於主動半導體區域152中之PFET 150。形成矽化物區域146，156，其提供到各電晶體之閘極導體的低接觸阻抗連接，而矽化物區域144，154分別提供到主動半導體區域142，152的低接觸阻抗連接。
接著如圖10所示，沉積第一共形層126(例如拉伸應力氮化矽層)以覆於PFET及NFET、溝渠隔離區域124，224及半導體區域162之上。然後沉積例如二氧化矽層之硬遮罩層164，以覆蓋第一共形層126。如圖11所示，藉由光學微影圖案化形成光阻遮罩層170，然後圖案化硬遮罩層164及第一共形層126，以形成開口128於溝渠隔離區域124上方及一開口於PFET上方。
之後，如圖12所示，移除光阻遮罩層並沉積第二共形層132於包含PFET 150、NFET 140、第一共形層126、硬遮罩層164之結構上方，並於開口128內。然後如圖13所示，形成另一光阻遮罩層180，其後選擇性地移除第二共形層132暴露的部份。舉例而言，可使用選擇性攻擊氮化矽之蝕刻程序，以相對於氧化物硬遮罩層164而移除第二共形氮化矽層132。此製程導致沿第一共形層126之壁130形成間隙壁127，而間隙壁127包含蝕刻第二共形層132之剩餘材料。
之後可移除氧化物層164，使得部份的氧化物層164僅殘留於溝渠隔離區域224上方之第一共形氮化物層126上。於此如圖13所示，氧化物層164可夾心於第一共形層126及重疊之第二共形層132之間。
再次參考圖7D，為完成結構，沉積ILD層114於結構上，然後於ILD層圖案化接觸孔於對應導電介層110、210及212的位置。ILD層114典型包括或實質由氧化矽構成，其可為摻雜的或可為不摻雜的，例如摻雜的矽酸鹽玻璃。藉由形成光阻遮罩開口並據其蝕刻，形成對應防護環110之開口，其延伸過ILD層、溝渠隔離區域124、及BOX層。於一範例，ILD層、溝渠隔離區域124、及BOX層各實質由氧化矽構成。於蝕刻製程期間，條件較佳根據形成將形成介層210、212之接觸孔所需之條件控制。舉例而言，控制蝕刻製程條件以容許足夠量的時間形成延伸 過第一及第二共形層126、132之開口，不論開口出現在晶圓何處。於此條件下，然後蝕刻製程將足以形成對應介層110之接觸孔。
對應防護環110之開口可於與形成介層210、212之接觸孔不同的條件下形成。舉例而言，對應防護環110之開口可藉由選擇性保護呈現於共形層126、132之氮化矽材料之製程來形成。以此方式，保護了共形層126頂表面之唇部128，其鄰近間隙壁127及溝渠隔離區域124中之開口。然後可形成防護環，使其接觸或直接位於共形氮化物層之唇部128。於ILD層中對應介層210、220位置之開口亦可同時地形成，此開口暴露個別氮化矽層126、132之頂表面。
為形成其中將沉積導電介層210、212的孔，可利用另一製程蝕刻過氮化矽層126、132，暴露個別的矽化物層144、156。然後可沉積半導體、金屬、導電金屬化合物、或這些材料的組合，以填塞接觸孔，因而形成如圖7D所示之防護環110及導電介層210及212。半導體可包含多晶半導體，例如多晶矽或其他多晶半導體或非晶半導體材料。導電金屬化合物包含如矽化物、導電金屬氮化物等，或其組合。
圖14顯示上述實施例(圖7D)之變化，其中導電元件310(即如上所述之導電介層或防護環(圖7B－7C))接觸壓縮 應力氮化物層332之唇部328，而非拉伸應力氮化物層。
為製造導電元件310，變化於一光罩之圖案使得所致的光阻圖案370(圖15)暴露大部份的STI區域124，而藉由光阻保護NFET上方之拉伸應力氮化物層326及氧化物硬遮罩層364。之後，沉積壓縮應力氮化物層332(圖16)，接觸STI區域124及矽化物層382或其他鄰近STI區域位於主動半導體區域384上之低阻抗材料。之後，利用光罩界定具有開口之光阻圖案380，透過光阻圖案380自NFET 340頂上移除壓縮應力氮化物層332及氧化物硬遮罩層364。然後形成介電層114(圖14)，例如實質由氧化物構成之層內介電層，其後形成暴露塊狀半導體區域116之開口，其藉由以較含於應力氮化物層332中之氮化物材料快之速率攻擊或蝕刻介電層114之製程，而選擇性蝕刻過介電層114。然後導電介層310(圖14)形成於所致的開口。
圖17顯示上述程序之另一變化，其中形成一對導電介層410a、410b，例如防護環、導電介層、或防護環及導電介層之組合(圖7A－7B)，以延伸過STI區域424及埋式介電層118，而提供與塊狀半導體區域116之導電通訊。舉例而言，如圖17所示，防護環410a位於拉伸應力氮化物層126頂表面之唇部414a且鄰近開口416之右邊緣。防護環410a亦鄰近微電子裝置，例如NFET 140及PFET 150。防護環410b位於拉伸應力氮化物層126頂表面之唇部414b且鄰近開口416之左邊緣。防護環410b鄰近晶片 的切割道418。
圖18顯示另一變化，其中防護環510位於拉伸應力氮化物層126頂表面之右邊緣之唇部514，且鄰近晶片之微電子裝置140、150。另一方面，導電元件510不位於拉伸應力氮化物層126之左邊緣(鄰近切割道518之邊緣)之唇部516上。於類似方式，於另一變化中(未繪示)，可製造防護環使其位於氮化物層之左邊緣(鄰近切割道518之邊緣)之唇部上，而不覆於右邊緣(鄰近微電子裝置之邊緣)之唇部。
本發明已根據某些較佳實施例說明，但在不悖離本發明精神與範疇下可有許多修改及加強，且本發明僅由所附之申請專利範圍限定。
10‧‧‧導電介層
12‧‧‧受應力的氮化矽層
14‧‧‧多晶矽栓塞
16‧‧‧塊狀半導體區域
18‧‧‧埋式氧化物層
20‧‧‧SOI基板
22‧‧‧氮化物層
24‧‧‧溝渠隔離區域
26‧‧‧光阻層
28‧‧‧開口
30‧‧‧開口
32‧‧‧多晶矽填充物
34‧‧‧主表面
40‧‧‧場效電晶體
41‧‧‧通道區域
42‧‧‧主動半導體區域
44‧‧‧矽化物層
45‧‧‧矽化物層
46‧‧‧層內介電層
50‧‧‧導電介層
70‧‧‧基板
72‧‧‧區域
74‧‧‧區域
76‧‧‧切割道
78‧‧‧片段
80‧‧‧防護環
81‧‧‧導電介層
82‧‧‧導電介層
84‧‧‧導電介層
86‧‧‧方向
88‧‧‧方向
108‧‧‧單晶矽裝置層
110‧‧‧防護環
114‧‧‧層內介電層
116‧‧‧塊狀半導體區域
118‧‧‧埋式氧化物層
120‧‧‧SOI基板
124‧‧‧溝渠隔離區域
126‧‧‧第一共形層
127‧‧‧間隙壁
128‧‧‧開口
129‧‧‧共形層之頂表面
130‧‧‧壁
132‧‧‧第二共形層
140‧‧‧NFET
142‧‧‧主動半導體區域
144‧‧‧矽化物層
146‧‧‧矽化物層
150‧‧‧PFET
152‧‧‧主動半導體區域
154‧‧‧矽化物層
156‧‧‧矽化物層
162‧‧‧半導體區域
164‧‧‧硬遮罩層
170‧‧‧光阻遮罩層
180‧‧‧光阻遮罩層
210‧‧‧導電介層
212‧‧‧第二接觸介層
224‧‧‧溝渠隔離區域
310‧‧‧導電元件
326‧‧‧拉伸應力氮化物層
328‧‧‧唇部
332‧‧‧壓縮應力氮化物層
340‧‧‧NFET
364‧‧‧氧化物硬遮罩層
370‧‧‧光阻圖案
380‧‧‧光阻圖案
382‧‧‧矽化物層
384‧‧‧主動半導體區域
41oa‧‧‧導電介層
410b‧‧‧導電介層
414a‧‧‧唇部
414b‧‧‧唇部
416‧‧‧開口
418‧‧‧切割道
424‧‧‧STI區域
510‧‧‧防護環
514‧‧‧唇部
516‧‧‧唇部
518‧‧‧切割道
圖1顯示包含導電介層之習知結構之截面圖。
圖2－6顯示製造圖1所示之習知結構之方法之截面圖。
圖7A顯示根據本發明實施例包含複數個微電子元件且各具有防護環之基板之平面圖。
圖7B顯示根據本發明實施例具有防護環及導電介層之部分微電子元件之部分平面圖。
圖7C顯示根據本發明實施例具有導電介層之部分微電子元件之部分平面圖。
圖7D顯示根據本發明實施例圖7A或7B之微電子元 件之截面圖。
圖8－13顯示根據本發明實施例製造圖7D所示之微電子元件各階段之截面圖。
圖14顯示根據本發明圖7D所示之實施例變化之微電子元件之截面圖。
圖15－16顯示製造圖14所示之微電子元件各階段之截面圖。
圖17顯示根據本發明實施例另一變化之微電子元件之截面圖。
圖18顯示根據本發明實施例另一變化之微電子元件之截面圖。
76‧‧‧切割道
108‧‧‧單晶矽裝置層
110‧‧‧防護環
114‧‧‧層內介電層
116‧‧‧塊狀半導體區域
118‧‧‧埋式氧化物層
120‧‧‧SOI基板
124‧‧‧溝渠隔離區域
126‧‧‧第一共形層
127‧‧‧間隙壁
128‧‧‧開口
129‧‧‧共形層之頂表面
130‧‧‧壁
132‧‧‧第二共形層
140‧‧‧NFET
142‧‧‧主動半導體區域
144‧‧‧矽化物層
146‧‧‧矽化物層
150‧‧‧PFET
152‧‧‧主動半導體區域
154‧‧‧矽化物層
156‧‧‧矽化物層
210‧‧‧導電介層
212‧‧‧第二接觸介層
224‧‧‧溝渠隔離區域

Claims (18)

  1. 一種形成一導電介層接觸一絕緣體上半導體(“SOI”)基板之一塊狀半導體區域之方法，該塊狀半導體區域藉由一埋式介電層與該基板之一SOI層分隔，該方法包含：a)形成一第一開口於覆於一溝渠隔離區域之一共形層中，該溝渠隔離區域與該SOI層共享一邊緣；b)沉積一介電層於該共形層之一頂表面及該溝渠隔離區域上方；c)形成一第二開口延伸過該介電層及該共形層中之該第一開口，使得部份的該塊狀半導體區域及該共形層之該頂表面暴露於該第二開口內；以及d)以一金屬或一半導體之至少其中之一填塞該第二開口，以形成一導電元件接觸該暴露部份的該塊狀半導體區域及該共形層之該頂表面。
  2. 如請求項1所述之方法，其中該第一開口具有一第一寬度，該第二開口具有大於該第一寬度之一第二寬度，且該共形層之該頂表面之該暴露部份包含一左部份鄰近該第一開口之一左邊緣，以及一右部份鄰近該第一開口相對於該左邊緣之一右邊緣。
  3. 如請求項1所述之方法，其中該第一開口具有一第一寬度及一長度，各對準於該SOI基板之一主表面，其中該長度大於該寬度十倍以上。
  4. 如請求項3所述之方法，其中該SOI層包含一裝置區域，且該元件至少實質包圍該裝置區域。
  5. 如請求項2所述之半導體結構，其中一第一應力氮化層具有拉伸應力或壓縮應力之一第一者，係暴露於該頂表面之該左暴露部份，而一第二應力氮化層具有拉伸應力或壓縮應力之不同於該第一者之一第二者，係暴露於該頂表面之該右暴露部份。
  6. 如請求項1所述之方法，更包含於沉積該介電層前，延伸該第一開口過該埋式介電層，以暴露該塊狀半導體區域之一表面。
  7. 如請求項6所述之方法，其中於步驟b)沉積之該介電層覆蓋於該第一開口內之該塊狀半導體區域之該表面，且步驟c)包含僅暴露於該第一開口內之該塊狀半導體區域之該表面之一部份。
  8. 如請求項6所述之方法，其中於步驟b)沉積之該介電層覆蓋於該第一開口內之該塊狀半導體區域之該暴露表面，且步驟c)包含形成兩個相鄰的第二開口，係藉由該介電層之一部份彼此橫向分隔。
  9. 如請求項8所述之方法，其中該相鄰的第二開口其中之一個暴露該共形層之該頂表面之一左部份鄰近該第一開口之一左邊緣，而該相鄰的第二開口之另一個暴露該共形層之該頂表面之一右部份鄰近該第一開口之一右邊緣。
  10. 一種微電子結構，包含一導電元件接觸一基板的塊狀半導體區域，該塊狀半導體區域藉由一埋式介電層與該基板之一絕緣體上半導體(“SOI”)層分隔，該微電子結構包含：一溝渠隔離區域覆於該埋式介電層，該溝渠隔離區域與該SOI層共享一邊緣；一共形層覆於該溝渠隔離區域，該共形層具有一頂表面及一開口界定自該頂表面朝該溝渠隔離區域延伸之一壁，該頂表面包含一唇部鄰近該壁；以及一介電層覆於該共形層之該頂表面；其中該導電元件與該塊狀半導體區域導電通訊，該導電元件實質由一半導體、一金屬、以及一金屬的導電化合物之至少其中之一所構成，且延伸過該介電層、該共形層中之該開口、該溝渠隔離區域以及該埋式介電層，該導電元件接觸該唇部；以及其中該開口具有一第一寬度，該導電元件具有大於該第一寬度之一第二寬度，且該導電元件接觸於鄰近該開口之左及右邊緣位置之該唇部，該右邊緣與該左邊緣於該開口相對。
  11. 如請求項10所述之微電子結構，其中該導電元件具有一寬 度及一長度，各對準於該SOI基板之一主表面，其中該長度大於該寬度十倍以上。
  12. 如請求項11所述之微電子結構，其中該SOI層包含一裝置區域，且該導電元件至少實質包圍該裝置區域。
  13. 如請求項10所述之微電子結構，其中該導電元件於鄰近該開口之該唇部接觸一應力氮化層。
  14. 如請求項10所述之微電子結構，其中一第一應力氮化層具有拉伸應力或壓縮應力之一第一者，係於鄰近該頂表面之該左邊緣之該唇部與該導電元件接觸，而一第二應力氮化層具有拉伸應力或壓縮應力之不同於該第一者之一第二者，係於鄰近該暴露的頂表面之該右邊緣之該唇部與該導電元件接觸。
  15. 如請求項13所述之微電子結構，其中該導電元件接觸該唇部於鄰近該開口之一左邊緣與該開口遠離該左邊緣之一右邊緣其中之一單一者。
  16. 如請求項15所述之微電子結構，其中該介電層接觸該開口中鄰近該導電元件之該塊狀半導體區域。
  17. 如請求項16所述之微電子結構，其中該相鄰的導電元件其中之一個暴露該共形層之該頂表面之一左部份鄰近該開口之 一左邊緣，而該相鄰的導電元件之另一個暴露該共形層之該頂表面之一右部份鄰近該開口之一右邊緣。
  18. 如請求項13所述之微電子結構，其中該導電元件包含兩個相鄰的導電元件，係藉由該介電層之一部份彼此橫向分隔。
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