TWI382533B - 改良式雙重應力襯墊 - Google Patents
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Description
本發明係關於半導體裝置及其製造，且特定言之係關於對半導體裝置應用了應力之半導體裝置。
在習知塊狀半導體晶圓中製造積體電路時，將具有p型或n型導電性的井植入具有相反導電性之基板中。然而，在互補金氧半導體(CMOS)技術中，使用p型及n型井兩者。藉由植入具有相反的n型或p型導電性之擴散區作為該等井而形成源極/汲極區，以形成金氧半導體場效電晶體(MOSFET)。在施加充足量值之應力至電晶體導電通道以在其中產生應力時，可增加電晶體中的載子遷移率。藉由施加縱向拉伸應力至NFET之導電通道而達成n型場效電晶體(NFET)之效能增加。藉由施加縱向壓縮應力至PFET之導電通道而達成p型場效電晶體(PFET)之效能增加。
沈積一賦予應力的薄膜(本文中亦稱為"受應力"薄膜)，使其覆蓋半導體裝置區以向該裝置賦予一應力，用於增強電晶體(例如，NFET或PFET裝置)之導電性。氮化矽為其中一種材料，可以此方式沈積該材料以使得所得材料層向與之接觸的第二材料層賦予拉伸應力或壓縮應力。為改良NFET及PFET之導電性，可形成賦予拉伸應力的氮化物，使其覆蓋NFET裝置區，且可形成賦予壓縮應力的氮化物，使其覆蓋PFET裝置區。
從製造觀點來看，可藉由應用兩個薄膜來達到此目標，每一薄膜具有不同的內應力。在此情況下，圖案化一受應力薄膜102，其具有一上覆氧化物層103，此後沈積一第二薄膜104且隨後圖案化該第二薄膜以在邊界220處產生一重疊薄膜100，如圖1之截面圖所說明。然而，重疊薄膜100會產生某些問題。
一此問題係關於製造穿過介電層212之接觸通道210，該通道在兩個受應力不同之薄膜102、104之間的邊界220處導電地接觸覆於淺槽隔離(STI)區110上之矽化多晶矽導體225。當蝕刻其他接觸孔(諸如用於接觸通道230到達覆於活性裝置區202上之矽化物區203的接觸孔(圖2))時，難以執行在邊界220處對接觸孔的蝕刻。由於覆於矽化多晶矽導體225上之聚集薄膜102、103及104的相對較大厚度與覆於在活性裝置區202上之矽化物層203上的受應力薄膜102的較小厚度相比之間的差異而產生此困難。
由於總薄膜厚度之此差異，接觸通道210之接觸孔不太可能被蝕刻至足以適當地接觸矽化多晶矽導體225的深度。如圖1中220處最佳可見，產生接觸斷開故障。接觸斷開故障為在接觸通道210與多晶矽導體之間的界面處產生遠高於正常值的接觸電阻的故障。當接觸孔不能被充分蝕刻而無法接觸矽化物層222時，可發生接觸斷開故障。另一方面，延伸蝕刻深度以防止關於接觸通道210之接觸斷開故障亦可能導致矽化物區203及/或活性裝置區202被過分地過度蝕刻。希望用於形成接觸通道230之接觸孔被蝕刻至正好在矽化物區203之主表面205下之深度。當接觸孔被過分地過度蝕刻(即，蝕刻至在矽化物層203下之深度)時，半導體裝置區202可展示出過分的接面漏電。
因此，需要一種結構及一種製造半導體裝置之相關方法，其中提供一個以上之受應力薄膜，同時允許更容易地蝕刻到達矽化多晶矽導體及活性裝置區之接觸孔。
根據本發明之一態樣，提供一種半導體裝置結構，其包含一第一場效電晶體("FET")，該第一FET具有一第一通道區、一第一源極區、一第一汲極區及一覆於該第一通道區上之第一閘極導體。包含一第二FET，其具有一第二通道區、一第二源極區、一第二汲極區及一覆於該第二通道區上之第二閘極導體。該第一及該第二閘極導體為在第一及第二通道區上延伸之單一狹長導電部件的部分。一第一受應力薄膜覆於該第一FET上，該第一受應力薄膜施加一具有第一值之應力至第一通道區。一第二受應力薄膜覆於該第二FET上，該第二受應力薄膜施加一具有第二值之應力至第二通道區。該第二值大體上不同於該第一值。此外，該第一及該第二受應力薄膜在一共同邊界處彼此鄰接且在該共同邊界處呈現一大體上同平面的主表面。
圖3係說明本發明之一實施例的俯視圖。如圖3中所說明，半導體裝置區302、304係提供於一半導體基板中。在圖3之實施例中，半導體裝置區302、304較佳藉由諸如淺槽隔離("STI")350之隔離結構而彼此隔離，該淺槽隔離自基板主表面向下延伸且環繞個別區302、304中之每一者。p型場效電晶體("PFET")具有一源極區303、一汲極區305及一位於區302中之源極－汲極導電路徑，該區302在源極區與汲極區之間延伸，該導電路徑延伸穿過PFET之通道區310。n型場效電晶體("NFET")具有一源極區307、一汲極區309及一位於區304中之源極－汲極導電路徑，該區304在源極區與汲極區之間延伸，該導電路徑延伸穿過NFET之通道區311。
半導體裝置區302、304較佳為一基板之單晶半導體區，該基板為塊狀基板或絕緣體上半導體基板("SOI")。在SOI基板中，提供相對較薄之單晶半導體區作為在絕緣層上之裝置區。在SOI層中提供FET之源極－汲極導電通道時，與在塊狀半導體區中提供FET之源極－汲極導電通道相比，通常可達成更快的切換操作，因為電晶體之活性裝置區與塊狀半導體區之間的接面電容得以減少或消除。
導電部件330包含分別充當PFET之閘極導體322及NFET之閘極導體324的部分。因此，導電部件在PFET之通道區310上且在NFET之通道區上延伸。導電部件亦在設置於兩個半導體區之間的STI區350上延伸。因此，導電部件在半導體區302、304上延伸，從而自PFET裝置區302之外端306橫越至NFET裝置區304之外端308。導電部件330亦將PFET及NFET之閘極導體322、324維持在共同電位導電部件可包含單層或多層。在本發明之一實施例中，導電部件包含一多晶半導體層。在此情況下，導電部件被稱為"多晶矽導體"(polyconductor，PC)。在另一實施例中，導電部件包含該多晶矽導體及覆於該多晶矽導體上之矽化物層。導電部件330較佳為"多晶矽導體"，其包含多晶矽以提供功函數匹配，該多晶矽導體充當PFET及NFET之電晶體閘極。下文描述此多層導電部件之進一步細節。
介電隔片380安置於導電部件之側壁上，其較佳包含矽之氧化物作為至少一最外層。受應力薄膜402、404覆於裝置區302、304及導電部件330上。受應力薄膜之尺寸無需如圖3中所示，因為受應力薄膜可佔用更小或更大的面積。受應力薄膜之邊緣403、405的位置無需如圖中所示，且無需彼此對準。然而，在任何情況下，受應力薄膜402、404在共同邊界407處彼此鄰接，該邊界覆於在兩個半導體區302、304之間的STI區上。
亦如圖3中所說明，提供一接觸通道342，其與導電部件330導電地連通。344處說明PFET源極區之一單獨接觸通道。為了容易參考，在圖3中僅說明到達PFET之源極的一此接觸通道344。通常，向PFET及NFET之源極區及汲極區提供類似於344處所示之接觸。藉由在各別位置處形成接觸孔且隨後用導電材料填充接觸孔而形成此等接觸通道342、344。導電材料較佳包含一或多種金屬或金屬之導電化合物且可包含一或多種材料，該或該等材料由於在增強導電通道342與導電部件330之間的黏著力及/或在形成導電通道342與導電部件330之間的對抗導電材料之分子的電遷移或其他運動之障壁時的性質而被選中。
圖4為穿過線A－A'之圖3所示實施例之橫截面圖。如圖4中所說明，導電部件330較佳具有多個層，其中一第一層334包含諸如摻雜多晶矽之材料，且一低電阻第二層332包含諸如一或多種金屬或金屬之導電化合物的低電阻導電材料。該低電阻第二層332較佳包含金屬之導電矽化物。導電矽化物可包含鎢矽化物、鎳矽化物、鈷矽化物或鈦矽化物中之一或多者。
第一受應力薄膜402較佳具有內部壓縮應力，以使得其施加壓縮應力至與之接觸的PFET之半導體區302。此受應力薄膜402較佳增強PFET之效能。第二受應力薄膜404較佳具有內部拉伸應力，以使得其施加拉伸應力至與之接觸的NFET之半導體區304。類似地，此受應力薄膜404增強NFET之效能。受應力薄膜較佳包含諸如氮化矽(Si3
N4
)之材料。藉由改變沈積氮化矽之條件(例如，蒸汽壓及溫度)，可形成一受應力薄膜，其具有特定類型之內應力(亦即，壓縮應力或拉伸應力)及此應力之特定量值。此等參數(亦即，應力類型及量值可共同稱為應力之"值"。
現在將描述製造圖3及圖4所說明之結構的較佳方法。參看圖5A、5B及5C，在特定製造階段中，PFET 300及NFET 301已經形成。沈積一具有為第一值之內應力的第一受應力薄膜402，使其覆蓋PFET 300及NFET 301。受應力薄膜較佳包含氮化矽，其較佳為化學計量氮化矽(Si3
N4
)。
如圖5A中特定展示，導電部件330充當PFET 300之閘極導體，導電部件包含多晶矽導體部分334及覆於多晶矽導體部分上之低電阻層322。導電部件330藉由閘極介電質321與通道區310隔開且在其側面是介電隔片380。亦如圖5A所示，每一介電隔片380具有雙重結構，其包含一具有L形狀的第一隔片382及一覆於該L形隔片上之第二隔片384。第一L形隔片較佳包含氧化物或基本上由氧化物組成，該氧化物諸如矽之氧化物，例如，二氧化矽。第二隔片較佳包含氮化矽；然而，或者第二隔片可包含矽之氧化物，諸如二氧化矽。圖5B中說明一類似結構，其中導電部件330覆於NFET之通道區321上。
受應力薄膜402較佳以此方式形成：使得其覆蓋源極區303、汲極區305及導電部件330中之每一者，達到一高於通道區310之高度，該高度超過導電部件之高度。為達成此結果，可能需要利用一種製程，其中藉由沈積與蝕刻之組合製程來沈積受應力薄膜材料。在一例示性製程中，可在第一組沈積條件下最初沈積受應力薄膜材料，其中沈積勝過蝕刻。隨後，改變沈積條件以使得蝕刻變為主導。通常，額外沈積步驟將受應力薄膜高度升高至所要位準。或者，在一蝕刻步驟之後的一沈積步驟之初始週期之後可有一或多個額外的沈積及蝕刻週期以形成受應力薄膜402。
在形成受應力薄膜402達到在通道區310上的所要高度(圖5A)之後，隨後沈積一終止層406，使其覆於第一受應力薄膜402上。該終止層406較佳形成為保形層，亦即與其所覆蓋之受應力薄膜402構形一致之層。或者，終止層可為平坦化類型，其傾向於填充間隙並減少構形。較佳藉由低溫氧化物("LTO")沈積形成終止層，該沈積可包含使用TEOS(正矽酸四乙酯)前驅體或者矽烷前驅體之沈積。在一特定實施例中，可藉由沈積摻雜或非摻雜矽酸鹽玻璃來形成終止層。在另一特定實施例中，藉由沈積並隨後烘焙旋塗式玻璃材料來形成終止層。
圖5C將第一受應力薄膜402及覆於該受應力薄膜上之終止層406說明為產生於該結構之一位置處，隨後將於該位置處形成一導電通道，使其接觸導電部件330之低電阻層332或多晶矽導體部分334中的至少一者；說明為覆於在第一半導體區302與第二半導體區304之間的STI區350上。
如圖6A、6B及6C中進一步說明，在形成第一受應力薄膜402之後，在終止層406及第一受應力薄膜覆於第二半導體區304上之處自該結構選擇性地移除終止層406及第一受應力薄膜。亦在終止層406及薄膜402覆於STI區350之部分412上之處自該結構選擇性地移除終止層406及薄膜402(圖6C)，STI區350將第一半導體區302與第二半導體區304分離。藉由例如沈積及光微影圖案化一光阻以提供一開口來執行此步驟，該開口暴露終止層及第一受應力薄膜之一部分。此後，藉由例如選擇性蝕刻而移除終止層406及第一受應力薄膜402。可使用濕式或乾式蝕刻(例如反應式離子蝕刻)來移除該等層。在此步驟結束時，終止層406及第一受應力薄膜402保持在原位置，覆於PFET 300上(圖6A)，但是被自NFET 301移除(圖6B)。
此後，形成第二受應力薄膜。第二受應力薄膜較佳具有拉伸內應力而不是壓縮內應力，壓縮內應力是第一受應力薄膜之特性。參看圖7A、7B及7C，形成第二受應力薄膜404，使其覆於NFET 301、PFET 300以及終止層406及第一受應力薄膜402上，該第一受應力薄膜覆蓋PFET 300。在最初形成時，第二受應力薄膜404通常與位於其下之包含導電部件330的構形一致。然而，與在第一受應力薄膜的情況下一樣，第二受應力薄膜可有平坦化性質，該性質減少受應力薄膜構形相對於位於其下之構形。與在沈積第一受應力薄膜402的情況下一樣，可藉由連續的沈積及蝕刻步驟來形成第二受應力薄膜，該等步驟諸如一沈積步驟繼之以一蝕刻步驟繼之以另一沈積步驟的一序列。如圖7C中所說明，在此加工步驟結束時，第二受應力薄膜404之部分408在STI區350上與終止層406及第一受應力薄膜402重疊。
接下來，如圖8A、8B及8C中所說明，以一種在終止層406上終止之方式執行進一步加工以平坦化該結構。較佳對基板之暴露表面應用化學機械研磨("CMP")製程。以此方式，CMP製程移除第一受應力薄膜402及第二受應力薄膜404之構形。此外，CMP製程有效移除第二受應力薄膜之覆於終止層406上的部分，以使得結構如圖8A所說明。以此方式，CMP製程平坦化第一及第二受應力薄膜402、404。在此製造階段結束時，結構如圖8A、8B及8C中所說明。
此後，如圖9A、9B及9C中進一步說明，較佳自該結構移除終止層(諸如藉由濕式化學蝕刻)。隨後，沈積一層間介電層("ILD")410，使其覆於該結構上。然而，當終止層基本上由氧化物(尤其是矽之氧化物)組成且隨後所沈積之ILD基本上由矽之氧化物組成時，在沈積該ILD之前較佳不移除該終止層。較佳沈積該ILD以接觸覆於PFET 300上之第一受應力薄膜402(圖9A)，且使得ILD接觸覆於NFET 301上之第二受應力薄膜404(圖9B)。如圖9C中特定展示，ILD覆於邊界407上，第一受應力薄膜402與第二受應力薄膜404在該邊界處鄰接，且受應力薄膜之任一者均不與另一受應力薄膜重疊。該ILD較佳包含氧化物。然而，或者可藉由任一適合製程來形成該ILD，該製程可包含沈積有機材料，例如矽低K("SILK")介電材料。
在形成ILD 410之後，蝕刻一接觸孔以與在第一受應力薄膜與第二受應力薄膜之間的邊界407一致，此後，用一或多種金屬或金屬之導電化合物填充該接觸孔以形成圖3及圖4中說明之接觸342。同時，蝕刻一或多個接觸孔以接觸NFET及PFET電晶體中之每一者之源極區及汲極區中的至少一者，且用一或多種金屬或金屬之導電化合物填充該或該等接觸孔以形成一或多個接觸通道，諸如圖3中344處所示之接觸通道。
在上述方法之一變型中，交換NFET與PFET之位置。此外，第一受應力薄膜較佳具有拉伸應力而第二受應力薄膜較佳具有壓縮應力。在此情況下，第一受應力薄膜保持作為覆於NFET上之應激物薄膜，而隨後形成之第二受應力薄膜被形成為覆於PFET上。
自前述結構及方法可顯而易見以下優點。因為第一及第二受應力薄膜不重疊，且在其覆於多晶矽導體上之處及其覆於每一FET之源極區或汲極區上之處具有相同厚度，所以蝕刻接觸孔之製程得以改良。另一優點為，第一及第二受應力薄膜可被製造得比以前可能的厚。更厚之受應力薄膜由於其覆蓋每一FET之源極區及汲極區的更大厚度而可賦予比以前大之應力。第三個優點為，使用僅一個光罩來界定第一及第二受應力薄膜之位置，且需要僅一個遮蔽步驟來界定第一受應力薄膜與第二受應力薄膜之間的共同邊界。
雖然已根據本發明之某些較佳實施例描述本發明，但可對其進行多種修改及提高而不會偏離本發明之真實範疇及精神，本發明之真實範疇及精神僅受以下所附之申請專利範圍的限制。
100．．．重疊薄膜
102．．．受應力薄膜
103．．．氧化物層
104．．．受應力薄膜
110．．．淺槽隔離區
202．．．活性裝置區
203．．．矽化物區
205．．．主表面
210．．．接觸通道
212．．．介電層
220．．．邊界
222．．．矽化物層
225．．．矽化多晶矽導體
230．．．接觸通道
300．．．PFET
301．．．NFET
302．．．半導體裝置區
303．．．源極區
304．．．半導體裝置區
305．．．汲極區
306．．．外端
307．．．源極區
308．．．外端
309．．．汲極區
310．．．通道區
311．．．通道區
321．．．閘極介電
322．．．閘極導體/低電阻層
324．．．閘極導體
330．．．導電部件
332．．．低電阻第二層
334．．．多晶矽導體部分
342．．．接觸通道
344．．．接觸通道
350．．．淺槽隔離區
380．．．介電隔片
382．．．第一隔片
384．．．第二隔片
402．．．受應力薄膜
403．．．邊緣
404．．．受應力薄膜
405．．．邊緣
406．．．終止層
407．．．汲極區
408．．．第二受應力薄膜之部分
410．．．層間介點層
412．．．STI區之部分
圖1係說明一半導體裝置結構之截面圖，於該裝置上應用並圖案化兩個薄膜(每一薄膜有不同的內應力)以產生一重疊邊界，一第一導電接觸通道將形成於該邊界處。
圖2係說明圖1中所示之半導體裝置結構之一不同位置的截面圖，一第二導電接觸通道將形成於該位置處。
圖3係說明一根據本發明之一實施例之結構的俯視平面圖，該結構包含具有鄰接之受應力薄膜之第一及第二電晶體。
圖4係穿過線A－A'之部分截面圖，其說明圖3中所示之結構。
圖5A係穿過圖3中之線X－X'之部分截面圖，其說明製造圖3中所示結構之特定階段。
圖5B係穿過圖3中之線Y－Y'之相應部分截面圖，其進一步說明製造圖3中所示結構之特定階段。
圖5C係穿過圖3中之線A－A'之相應部分截面圖，其進一步說明製造圖3中所示結構之特定階段。
圖6A、6B、6C係說明在圖5A、5B、5C中說明之製造階段之後的製造圖3中所示結構之階段的各別相應視圖。
圖7A、7B、7C係說明在圖6A、6B、6C中說明之製造階段之後的製造圖3中所示之結構之階段的各別相應視圖。
圖8A、8B、8C係說明在圖7A、7B、7C中說明之製造階段之後的製造圖3中所示之結構之階段的各別相應視圖。
圖9A、9B、9C說明在圖8A、8B、8C中說明之製造階段之後的製造圖3中所示之結構之階段的各別相應視圖。
300．．．PFET
301．．．NFET
302．．．半導體裝置區
303．．．源極區
304．．．半導體裝置區
305．．．汲極區
306．．．外端
307．．．源極區
308．．．外端
309．．．汲極區
310．．．通道區
311．．．通道區
322．．．閘極導體
324．．．閘極導體
330．．．導電部件
342．．．接觸通道
344．．．接觸通道
350．．．淺槽隔離區
380．．．介電隔片
402．．．受應力薄膜
403．．．邊緣
404．．．受應力薄膜
405．．．邊緣
407．．．汲極區
Claims (20)
- 一種半導體裝置結構，其包括：一第一場效電晶體("FET")，其有一第一通道區、一第一源極區、一第一汲極區及一覆於該第一通道區上之第一閘極導體；一第二FET，其有一第二通道區、一第二源極區、一第二汲極區及一覆於該第二通道區上之第二閘極導體，該第一及該第二閘極導體為一在該第一及該第二通道區上延伸之單一狹長導電部件的部分；一覆於該第一FET上之第一受應力薄膜，該第一受應力薄膜施加一具有一第一值之應力至該第一通道區；及一覆於該第二FET上之第二受應力薄膜，該第二受應力薄膜施加一具有一第二值之應力至該第二通道區，該第二值大體上不同於該第一值，其中，該第一及該第二受應力薄膜在一共同邊界處彼此鄰接且在該共同邊界處呈現一大體上同平面的主表面。
- 如請求項1之半導體裝置結構，其中在該共同邊界處該第一及該第二受應力薄膜之任一者均不與該第一及該第二受應力薄膜之另一者重疊。
- 如請求項2之半導體裝置結構，其進一步包括一層間介電層("ILD")，該ILD覆於該第一及該第二受應力薄膜上，該導電通道於該共同邊界處延伸穿過該ILD以及該第一及該第二受應力薄膜以接觸該導電部件。
- 如請求項2之半導體裝置結構，其中該第一值為壓縮值且該第二值為拉伸值。
- 如請求項4之半導體裝置結構，其中該第一FET包含一PFET且該第二FET包含一NFET。
- 如請求項2之半導體裝置結構，其中該第一FET之該第一源極區、該第一通道區及該第一汲極區提供於一第一半導體區中，該第二源極區、該第二通道區及該第二汲極區提供於一第二半導體區中，該半導體裝置結構進一步包括至少一隔離區，該隔離區分離且電隔離該第一半導體區與該第二半導體區。
- 如請求項2之半導體裝置結構，其中該第一及該第二受應力薄膜之主表面為至少大體上平坦的。
- 如請求項2之半導體裝置結構，其中該第一及該第二閘極導體包含分別遠離該第一及該第二通道區之頂表面，且該第一及該第二受應力薄膜覆於該第一及該第二閘極導體之該等頂表面上。
- 如請求項2之半導體裝置結構，其中該第一受應力薄膜及該第二受應力薄膜各自基本上由氮化矽組成。
- 一種製造一半導體裝置結構之方法，其包括：形成第一及第二場效電晶體("FET")，該第一場效電晶體("FET")具有一第一通道區、一第一源極區、一第一汲極區及一覆於該第一通道區上之第一閘極導體，該第二FET具有一第二通道區、一第二源極區、一第二汲極區及一覆於該第二通道區上之第二閘極導體，該第一及該第二閘極導體為一在該第一及該第二通道區上延伸之單一狹長導電部件的部分；形成一第一受應力薄膜，使其覆於該第一及該第二FET上，該第一受應力薄膜用於施加一具有一第一值之應力；形成一終止層，使其覆於該第一受應力薄膜上；移除該第一受應力薄膜之一覆於該第二FET上的部分；形成一第二受應力薄膜，使其覆於該第二FET上，該第二受應力薄膜用於施加一具有一第二值之應力；平坦化該第一及該第二受應力薄膜，至少直到該終止層被暴露；及形成一層間介電層("ILD")，其覆於該第一及該第二受應力薄膜上，以使得該第一及該第二受應力薄膜在一共同邊界處彼此鄰接且在該共同邊界處呈現一大體上同平面的主表面。
- 如請求項10之方法，其中在該共同邊界處該第一及該第二受應力薄膜之任一者不與該第一及該第二受應力薄膜之另一者重疊。
- 如請求項11之方法，其進一步包括形成一導電通道，該導電通道於該共同邊界處延伸穿過該ILD以及該第一及該第二受應力薄膜以接觸該導電部件。
- 如請求項11之方法，其中該第一值為壓縮值且該第二值為拉伸值。
- 如請求項13之方法，其中該第一FET包含一PFET且該第二FET包含一NFET。
- 如請求項11之方法，其進一步包括形成至少一隔離區，該隔離區界定一基板之一第一半導體區及一第二半導體區，該第一及該第二半導體區彼此電隔離，其中該形成該第一FET之步驟包含在該第一半導體區中形成該第一源極區、該第一通道區及該第一汲極區，且該形成該第二FET之步驟包含在該第二半導體區中提供該第二源極區、該第二通道區及該第二汲極區。
- 如請求項11之方法，其中當該ILD得以形成時，該第一及該第二閘極導體包含分別遠離該第一及該第二通道區之頂表面，且該第一及該第二受應力薄膜覆於該第一及該第二閘極導體之該等頂表面上。
- 如請求項11之方法，其中藉由一連串步驟形成該第一及該第二受應力薄膜中之每一者，該等步驟包含：沈積一包含一受應力材料之第一層，回蝕該第一層，及隨後沈積一包含該受應力材料之第二層，使其覆於該第一層上。
- 如請求項15之方法，其中該第一及該第二受應力薄膜中之每一者包含一氮化物。
- 如請求項18之方法，其中該第一及該第二半導體區基本上由矽及包含氮化矽之該氮化物組成。
- 如請求項19之方法，其中該終止層包含矽之一氧化物。
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