KR100929427B1 - Ｄｍｏｓ 트랜지스터의 제조 방법 - Google Patents

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Abstract

본 발명은 DMOS 트랜지스터의 필드 산화막 패터닝시 게이트 영역에 필드 산화막을 남겨 이를 게이트와 공통 드레인 기판 사이의 절연막으로 이용함으로써 기생 캐패시터의 발생을 억제하여 소자의 스위칭 속도를 향상시키기 위한 것으로, 소정의 하부 구조가 형성된 공통 드레인 기판 상의 게이트 영역에 필드 산화막이 남도록 필드 산화막을 패터닝 한 후 게이트 산화막을 형성하는 단계와, 그 상부에 폴리실리콘과 옥시나이트라이드 및 산화막을 증착한 후 사진 및 식각 공정을 실시하여 게이트를 패터닝하는 단계와, 채널 영역을 형성하고 게이트 스페이서를 형성하는 단계와; 반도체 기판과 동일 타입의 불순물 이온 주입을 실시하여 소오스를 형성하는 단계를 포함하는 것을 특징으로 한다.
DMOS, 필드 산화막, 전위차, 기생 캐패시터

Description

ＤＭＯＳ 트랜지스터의 제조 방법{METHOD FOR MANUFACTURING OF DMOS TRANSISTOR}
도1a 내지 도1c는 종래 기술에 의한 DMOS 트랜지스터 제조 공정을 나타낸 공정 단면도이다.
도2a 내지 도2d는 본 발명에 의한 DMOS 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 공통 드레인 기판 201 : n형 에피택셜층
202 : p-웰 203 : 필드 산화막
204 : 게이트 산화막 205 : 폴리실리콘
206 : 옥시나이트라이드막 207 : HLD 산화막
208 : 게이트 스페이서 209 : 소오스
본 발명은 DMOS 트랜지스터의 제조 방법에 관한 것으로, 보다 상세하게는 게이트와 공통 드레인 기판 사이의 절연막을 두껍게 형성함으로써 게이트와 드레인 간의 전위 차에 의한 기생 캐패시터의 발생을 방지하기 위한 DMOS 트랜지스터의 제조 방법에 관한 것이다.
현재, 대용량 전력 전달과 고속 스위칭 능력을 요구하는 전력 변환 및 전력 제어 시스템에서의 전력 반도체 소자 또는 전력 구동 IC의 응용 범위가 증가되고 있다.
전력 반도체 소자들 중에서 일반적으로 DMOS(Double Diffused Metal Oxide Semiconductor)는 스위치의 기능을 하며, 구조 특성상 온(ON) 저항이 작고, 접합에서도 높은 항복 전압을 가지고 있기 때문에 낮은 게이트 전압에도 고속 스위칭 능력과 많은 전류를 구동시킬 수 있는 전력 트랜지스터이다.
전형적인 이산 DMOS 회로는 병렬로 제작되는 2개 이상의 개별적인 DMOS 트랜지스터 셀을 포함한다. 개별적인 DMOS 트랜지스터 셀은 공통 드레인 접점(기판)을 공유하는 한편, 그 소스는 금속과 함께 모두 단락(Shorted)되고 그 게이트는 폴리실리콘에 의해 함께 단락된다. 따라서, 이산 DMOS 회로가 더 작은 트랜지스터의 매트릭스로부터 구성되더라도, 마치 대용량 트랜지스터처럼 동작하게된다.
그런데, 종래의 DMOS 트랜지서터 제조 방법에 의하면 게이트 산화막의 두께가 얇게 형성됨으로써 게이트와 기판 사이의 전위 차에 의해 기생 캐패시터가 형성 되는 문제점이 있었다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 DMOS 트랜지스터의 문제점을 더욱 상세히 설명하면 다음과 같다.
도1a 내지 도1c는 종래 기술에 의한 DMOS 트랜지스터 제조 공정을 나타낸 공정 단면도이다.
우선, 도1a에 도시된 바와 같이 n형 공통 드레인 기판(100) 상에 소정의 공정을 진행하여 n형 에피택셜층(101)을 성장시킨 후 에피택셜층에 고농도 p형 불순물 이온 주입 공정을 진행하여 p-웰(p-well : 102)을 소정의 깊이로 형성시킨다. 이때, 상기 n형 에피택셜층(101)은 소자의 항복 전압(Breakdown Voltage)을 증가시키기 위해 저농도로 도핑하되, 층의 두께는 두껍게 형성하며 상기 p-웰 형성시 이온 주입은 보론 이온을 이용하여 주입한다.
그리고 나서, 상기 p-웰(102)이 형성된 결과물에 소자간 분리를 하기 위하여 필드 산화막(103)을 형성한 다음, 산화 공정을 진행하여 게이트 산화막(104)을 증착하고 패터닝 한 후 폴리실리콘(105)과 옥시 나이트라이드막(106) 및 제 1 HLD 산화막(107)을 증착하고 사진 및 식각 공정을 진행하여 게이트를 패터닝한다.
그런 다음 문턱 전압(Vth)을 조절하기 위한 채널 이온을 주입한 후 어닐링 공정을 진행하여 채널 영역(미도시함)을 형성한다.
상기 채널 영역 형성 후 도1b에 도시된 바와 같이 제 2 HLD 산화막(108)을 증착한 후 식각 공정을 진행하여 게이트에 스페이서를 형성한다.
이어서, 도1c에 도시된 바와 같이 벌크 사진 및 식각 공정을 실시한 후 기판과 동일 타입인 n형 고농도 불순물을 주입하여 소오스 영역(109)을 형성한 다음 통상적인 콘택 형성 공정 및 패드 증착 공정을 진행한다.
그런데, 종래의 기술에 의하면 게이트가 형성될 이외의 영역에 필드 산화막이 남게되어 게이트 산화막 하부에는 얇은 두께의 게이트 산화막만 남게된다. 게이트와 드레인 기판 사이의 절연막이 얇을수록 소자의 동작시 게이트와 드레인 간의 전위 차에 의한 기생 캐패시터가 증가하므로, 얇은 게이트 산화막에 기생 캐패시터가 발생하고 그로 인해 스위칭 속도의 저하를 유발하게 되는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 게이트 산화막 형성전 필드 산화막 패터닝시 게이트 영역에 필드 산화막이 남도록 패터닝하여 게이트와 기판간 절연막을 두껍게 형성한 후 게이트를 형성함으로써, 드레인과 게이트 간의 전위 차에 의한 기생 캐패시터 발생을 방지할 수 있어 스위칭 속도를 향상시킬 수 있는 DMOS 트랜지스터의 제조 방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조가 형성된 공통 드레인 기판 상의 게이트 영역에 필드 산화막이 남도록 필드 산화막을 패터닝 하는 단계와; 상기 필드 산화막이 형성된 결과물 상에 게이트 산화막을 형성하는 단계와; 상기 게이트 산화막을 형성한 결과물에 폴리실리콘과 옥시나이트라이드 및 산화막을 증착한 후 사진 및 식각 공정을 실시하여 게이트를 패터닝하는 단계와; 상기 게이트를 패터닝한 후 채널 영역을 형성하고 게이트 스페이서를 형성하는 단계와; 상기 드레인 기판과 동일 타입의 불순물 이온 주입을 실시하여 소오스를 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 소자의 제조 방법에 관한 것이다.
이와 같은 본 발명에 따르면, 게이트 영역에 필드 산화막이 남도록 필드 산화막을 패터닝하여 게이트와 드레인 사이의 절연막을 두껍게 형성함으로써 게이트와 드레인 사이의 전위 차에 의한 기생 캐패시터의 발생을 억제할 수 있게된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2d는 본 발명에 의한 DMOS 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
우선, 도2a에 도시된 바와 같이 n형 공통 드레인 기판(200) 상에 n형 에피택셜층(201)을 형성시키고, 에피택셜층에 고농도 p형 불순물 이온 주입 공정을 진행하여 p-웰(p-well : 202)을 소정의 깊이로 형성시킨다. 이때, 상기 n형 에피택셜층(201)은 소자의 항복 전압(Breakdown Voltage)을 증가시키기 위해 저농도로 도핑하되, 층의 두께는 두껍게 형성하며 상기 p-웰 형성시 이온 주입은 보론 이온을 이용하여 주입한다.
상기 p-웰(202)을 형성한 후 소자간 분리를 위한 필드 산화막(203)을 형성하고 사진 및 식각 공정을 진행하여 필드 산화막을 패터닝하되, 게이트가 형성될 영역에도 필드 산화막(203)이 남도록 패터닝한다. 상기, 필드 산화막(203)이 게이트에 남기 때문에 게이트와 드레인 사이의 절연막이 두꺼워짐에 따라 전위 차에 의한 기생 캐패시터 발생을 억제할 수 있게된다.
한편, 상기 필드 산화막(203) 패터닝 후 도2b에 도시된 바와 같이 게이트 산화막(204)을 형성하고 폴리실리콘(205)과 옥시나이트라이드(206) 및 HLD 산화막(207)을 차례로 증착하고 나서 사진 및 식각 공정을 실시하여 게이트를 패터닝한다.
그런 다음, 문턱 전압(Vth)을 조절하기 위한 채널 이온을 주입한 후 어닐링 공정을 진행하여 채널 영역(미도시함)을 형성한다.
상기의 채널 영역 형성 후 도2c에 도시된 바와 같이 HLD 산화막을 증착 한 후 건식 식각 공정을 진행하여 게이트 스페이서(208)를 형성하고 나서 벌크 사진 및 식각 공정을 진행한 후 드레인 기판과 동일한 타입 즉, n형 고농도 불순물 이온 주입을 실시하여 소오스 영역(209)을 형성한다.
이와 같은 본 발명은 게이트와 드레인 기판 사이의 절연막이 필드 산화막으로 이루어져 두꺼운 게이트 산화막이 형성되므로, 기판과 게이트 사이의 기생 캐패시터의 발생을 현저히 줄일 수 있게 된다.
상기한 바와 같이 본 발명은 필드 산화막에 의해 게이트 산화막의 충분한 두께를 확보하여 게이트와 기판 사이의 전위 차에 의한 기생 캐패시터 발생을 억제함으로써 소자의 스위칭 속도를 향상시킬 수 있는 이점이 있다.
또한, 기존의 필드 산화막 공정의 레이 아웃만 변경하여 실시함으로써 별도의 공정 증가가 필요 없어 생산 비용의 증가가 없는 이점이 있다.
또한, 기생 캐패시터 발생을 억제함으로써 소자의 특성 열화를 방지할 수 있는 이점이 있다.

Claims (1)

  1. 소정의 하부 구조가 형성된 공통 드레인 기판 상의 게이트 영역에 필드 산화막이 남도록 필드 산화막을 패터닝 하는 단계와;
    상기 필드 산화막이 형성된 결과물 상에 게이트 산화막을 형성하는 단계와;
    상기 게이트 산화막을 형성한 결과물에 폴리실리콘과 옥시나이트라이드 및 산화막을 증착한 후 사진 및 식각 공정을 실시하여 게이트를 패터닝하는 단계와;
    상기 게이트를 패터닝한 후 채널 영역을 형성하고 게이트 스페이서를 형성하는 단계와;
    상기 공통 드레인 기판과 동일 타입의 불순물 이온 주입을 실시하여 소오스를 형성하는 단계를
    포함하는 것을 특징으로 하는 DMOS 트랜지스터의 제조 방법.
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