KR19980058425A - 반도체 디바이스의 콘택 구조 및 그 제조방법 - Google Patents

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Abstract

본 발명은, 게이트 전극과, 소오스 또는 드레인 영역 중 어느 한 영역을 동시에 콘택하는 반도체 디바이스의 콘택 구조 및 그 제조방법에 관한 것이다.
본 발명에 따른 반도체 디바이스의 콘택 구조의 제조방법은, 필드 산화막이 구비된 제 1 전도 타입의 반도체 기판을 제공하는 단계; 상기 필드 산화막 상부에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측에 제 2 전도 타입의 제 1 및 제 2 접합 영역을 형성하는 단계; 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 소정 부분 식각하여, 게이트 전극과 제 1 접합 영역이 동시에 노출되는 제 1 콘택홀과, 제 2 접합 영역이 노출되는 제 2 콘택홀을 형성하는 단계; 상기 제 1 및 제 2 콘택홀내에 게이트 전극과 제 1 접합 영역과 콘택되는 제 1 플러그와, 제 2 접합 영역과 콘택되는 제 2 플러그를 형성하는 단계; 및 상기 제 2 플러그와 접속되도록 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 디바이스의 콘택 구조 및 그 제조방법.
본 발명은 반도체 디바이스의 콘택 구조 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 게이트 전극과, 소오스 또는 드레인 영역 중 어느 한 영역을 동시에 콘택하는 반도체 디바이스의 콘택 구조 및 그 제조방법에 관한 것이다.
일반적으로 다수의 모스 트랜지스터를 이용하여 특정의 회로를 구성하는데 있어서, 특정 트랜지스터 예를들어, 정전기 방지 회로에 이용되는 필드 트랜지스터와 같은 소자에 이용되는 모스 트랜지스터는 게이트 전극과, 소오스 영역 또는 드레인 영역이 동시에 콘택되는 구조가 요구된다.
여기서, 종래의 게이트 전극과, 소오스 영역 또는 드레인 영역이 동시에 콘택되는 구조를 갖는 반도체 디바이스는 도 1에 도시된 바와 같이, 반도체 기판(1)의 소정 부분에 공지된 로코스(LOCOS) 산화 방식에 의하여, 필드 산화막(2)이 형성된다. 이때, 필드 산화막(2A)는 소자와 소자를 분리하는 역할을 하며, 필드 산화막(2B)는 필드 트랜지스터의 게이트 절연막 역할을 한다. 그후, 결과물 상부에 게이트 산화막(3)과, 폴리 실리콘막이 순차적으로 적층된 다음, 필드 산화막(2B)상부에 존재하도록 패터닝되어, 게이트 전극(4)이 형성된다.
그 다음에, 게이트 전극(4) 양측의 반도체 기판에는 기판과 반대 타입의 불순물이 이온 주입되어, 소오스/ 드레인 영역(5A, 5B)이 형성된다. 그런다음에, 결과물 상부에 층간 절연막(6)이 소정 두께로 증착되고, 게이트 전극(4)과, 소오스 영역(5A) 및 드레인 영역(5B)이 노출되도록 식각된다. 이때, 게이트 전극(4)과 소오스 영역(5A)는 동시에 노출된다.
그런다음, 노출된 각 부분과 콘택되도록 금속 배선(7A, 7B, 7C)가 각각 형성된다.
그러나, 상기와 같이 게이트 전극과 소오스 영역이 동시에 콘택되는 금속 배선 구조는 반도체 디바이스가 고집적화되어 감에 따라, 그 배선의 피치가 증가되어, 배선 밀도를 증가시키는 원인이 된다.
이로 인하여, 반도체 소자의 금속 배선 신뢰성이 저하되는 문제점이 발생된다.
따라서, 본 발명은 고집적화된 반도체 디바이스에 적용할 수 있는 배선 밀도가 개선된 반도체 디바이스의 콘택 구조를 제공하는 것을 목적으로 한다.
또한, 상기와 같은 반도체 디바이스의 콘택 구조의 제조방법을 제공하는 것을 목적으로 한다.
도 1은 종래의 반도체 디바이스의 콘택 구조를 나타낸 단면도.
도 2A 및 2B는 본 발명에 따른 반도체 디바이스의 콘택 구조 및 그 제조 방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판, 12A, 12B : 필드 산화막, 13 : 게이트 산화막, 14 : 게이트 전극, 15A : 소오스 영역, 15B : 드레인 영역, 16 : 층간 절연막, 17A, 17B : 플러그, 18 : 금속 배선
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 콘택 구조는, 제 1 전도 타입의 반도체 기판 상의 소정 부분에 형성된 필드 산화막; 상기 필드 산화막 상부에 형성되는 게이트 전극; 상기 게이트 전극 양측의 반도체 기판에 형성되는 제 2 전도 타입의 제 1 및 제 2 접합 영역; 상기 게이트 및 제 1 접합 영역을 동시에 노출시키는 제 1 콘택홀 및 제 2 접합 영역을 노출시키는 제 2 콘택홀을 구비한 층간 절연막; 상기 게이트 및 제 1 접합 영역과 접속되며, 제 1 콘택홀내에 형성되는 제 1 플러그; 상기 제 2 접합 영역과 접속되며, 제 2 콘택홀내에 형성되는 제 2 플러그; 및 상기 제 2 플러그와 콘택되는 금속 배선을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 디바이스의 콘택 구조의 제조방법은, 필드 산화막이 구비된 제 1 전도 타입의 반도체 기판을 제공하는 단계; 상기 필드 산화막 상부에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측에 제 2 전도 타입의 제 1 및 제 2 접합 영역을 형성하는 단계; 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 소정 부분 식각하여, 게이트 전극과 제 1 접합 영역이 동시에 노출되는 제 1 콘택홀과, 제 2 접합 영역이 노출되는 제 2 콘택홀을 형성하는 단계; 상기 제 1 및 제 2 콘택홀내에 게이트 전극과 제 1 접합 영역과 콘택되는 제 1 플러그와, 제 2 접합 영역과 콘택되는 제 2 플러그를 형성하는 단계; 및 상기 제 2 플러그와 접속되도록 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2A 및 2B는 본 발명에 따른 반도체 디바이스의 콘택 구조 및 그 제조방법을 설명하기 위한 단면도로서, 도면 부호 11은 반도체 기판을 나타내고, 12A, 12B는 필드 산화막을 나타내며, 13 게이트 산화막을 나타낸다. 또한, 14는 게이트 전극을 나타내고, 15A는 소오스 영역, 15B는 드레인 영역을 나타내며, 16은 층간 절연막, 17은 플러그 및 18은 금속 배선을 나타낸다.
먼저, 도 2A를 참조하여, 반도체 기판(11) 예를들어, 제 1 전도 타입의 불순물이 이온 주입된 실리콘 기판 상부의 소정 부분에 공지의 로코스 산화 방식에 의한 필드 산화막(12A, 12B)이 형성된다. 이때, 필드 산화막(12A)는 소자와 소자를 분리하는 역할을 하며, 필드 산화막(12B)는 필드 트랜지스터의 게이트 절연막 역할을 한다. 그후, 결과물 상부에 게이트 산화막(13)과, 폴리 실리콘막이 순차적으로 적층된다음, 필드 산화막(12B)상부에 존재하도록 패터닝되어, 게이트 전극(14)이 형성된다. 여기서, 게이트 전극(14)은 소오스 영역으로 일부 확장되도록 형성된다.
그 다음에, 게이트 전극(14) 양측의 반도체 기판(11)에 제 2 전도 타입의 불순물이 이온 주입되어, 소오스/드레인 영역(15A, 15B)이 형성되고, 소오스/드레인 영역(15A, 15B)이 형성된 반도체 기판(11) 상부에 층간 절연막(16)이 형성된다. 이때, 층간 절연막(16)으로는 층간 평탄화 특성이 우수한 BPSG막 또는 PSG막등이 이용될 수 있으며, 또한, 층간 절연막으로 공지된 절연막을 증착하고, 화학적 기계적 연마 방식에 의하여, 별도의 평탄화 공정을 진행할 수 있다.
그런다음에, 게이트 전극(14)과, 소오스 영역(15A) 및 드레인 영역(15B)이 노출되도록 층간 절연막(16)을 식각하여, 콘택홀(도시되지 않음)이 형성된다. 이때, 게이트 전극(14)과 소오스 영역은(15A) 공통 접속되므로, 동시에 노출되도록 식각된다.
그후, 각각의 콘택홀내에 층간 절연막(16)과 동일 높이를 갖도록 텅스텐 플러그(17A, 17B)가 형성한다. 이때, 텅스텐 플러그(17A, 17B)는 공지된 텅스텐막의 선택적 증착 방식 또는 텅스텐막 증착후, 층간 절연막을 식각 저지점으로 하는 에치백 공정등에 의하여 형성될 수 있다.
이어서, 도 2B를 참조하여, 텅스텐 플러그(17A, 17B)가 형성된 반도체 기판(11) 상부에 금속 배선막이 증착되고, 상기 게이트 전극(14) 및 소오스 영역(15A)과 동시 접속된 텅스텐 플러그를 제외한, 다른 플러그 영역과 콘택되도록 패터닝되어, 금속 배선(18A, 18B)이 형성된다. 이때, 금속 배선막은 알루미늄막 또는 베리어 메탈 예를들어, Ti막 또는 Ti/TiN의 적층막을 구비한 알루미늄 금속막이 이용된다.
여기서, 상기 게이트 전극(14) 및 소오스 영역(15A)과 동시 접속된 텅스텐 플러그(17A) 상에 금속 배선을 형성하지 않는 것은, 상기 게이트 전극(14) 및 소오스 영역(15A)과 동시 접속된 텅스텐 플러그(17A)만으로도 충분히 금속 배선의 역할을 수행하고, 그 상부에 금속 배선을 형성하지 않음에 따라, 배선간의 피치가 감소되고, 금속 배선 미도를 감소시키게 된다.
본 발명은 상기 실시예에 한정되는 것은 아니다.
예를들어, 본 실시예에서는 게이트 전극과 소오스 영역이 공통 접속되는 것을 예를들어, 설명하였지만, 게이트 전극과, 드레인 전극과의 공통 접속시에도 동일하게 적용된다.
또한, 본 발명에서는 텅스텐 플러그를 이용하였지만, 그 밖의 전도 특성 및 매립 특성이 우수한 다른 전도 물질을 이용하여도 본 발명에 포함된다.
이상에서 자세히 설명된 바와같이, 게이트 전극과 소오스 영역이 동시에 콘택되는 모스 트랜지스터의 금속 배선 공정시, 게이트 전극과 소오스 영역이 공통 접속되는 부분에 텅스텐 플러그를 형성하므로서, 금속 배선간의 피치를 최소화하고, 반도체 디바이스이 배선 밀도를 감소시킨다.
따라서, 고집적화된 반도체 디바이스에 적용할 수 있다.

Claims (21)

  1. 제 1 전도 타입의 반도체 기판 상의 소정 부분에 형성된 필드 산화막;
    상기 필드 산화막 상부에 형성되는 게이트 전극;
    상기 게이트 전극 양측의 반도체 기판에 형성되는 제 2 전도 타입의 제 1 및 제 2 접합 영역;
    상기 게이트 전극 및 제 1 접합 영역을 동시에 노출시키는 제 1 콘택홀 및 제 2 접합 영역을 노출시키는 제 2 콘택홀을 구비한 층간 절연막;
    상기 게이트 전극 및 제 1 접합 영역과 접속되며, 제 1 콘택홀내에 형성되는 제 1 플러그;
    상기 제 2 접합 영역과 접속되며, 제 2 콘택홀내에 형성되는 제 2 플러그; 및
    상기 제 2 플러그와 콘택되는 금속 배선을 포함하는 것을 특징으로 하는 반도체 디바이스의 콘택 구조.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 플러그는 텅스텐 플러그인 것을 특징으로 하는 반도체 디바이스의 콘택 구조.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 플러그는 금속 배선의 역할을 하는 것을 특징으로 하는 반도체 디바이스의 콘택 구조.
  4. 제 1 항에 있어서, 상기 필드 산화막은 게이트 절연막의 역할을 하는 것을 특징으로 하는 반도체 디바이스 콘택 구조.
  5. 제 1 항에 있어서, 상기 제 1 접합 영역은 소오스 영역이고, 제 2 접합 영역은 드레인 영역인 것을 특징으로 하는 반도체 디바이스의 콘택 구조.
  6. 제 1 항에 있어서, 상기 제 1 접합 영역은 드레인 영역이고, 제 2 접합 영역은 소오스 영역인 것을 특징으로 하는 반도체 디바이스의 콘택 구조.
  7. 제 1 항에 있어서, 상기 제 1 전도 타입은 P형이고, 제 2 전도 타입은 N형인 것을 특징으로 하는 반도체 디바이스의 콘택 구조.
  8. 제 1 항에 있어서, 상기 제 1 전도 타입은 N형이고, 제 2 전도 타입은 P형인 것을 특징으로 하는 반도체 디바이스의 콘택 구조.
  9. 제 1 항에 있어서, 상기 층간 절연막은 평탄화 절연막인 것을 특징으로 하는 반도체 디바이스의 콘택 구조.
  10. 필드 산화막이 구비된 제 1 전도 타입의 반도체 기판을 제공하는 단계;
    상기 필드 산화막 상부에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측에 제 2 전도 타입의 제 1 및 제 2 접합 영역을 형성하는 단계;
    상기 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 소정 부분 식각하여, 게이트 전극과 제 1 접합 영역이 동시에 노출되는 제 1 콘택홀과, 제 2 접합 영역이 노출되는 제 2 콘택홀을 형성하는 단계;
    상기 제 1 및 제 2 콘택홀내에 게이트 전극과 제 1 접합 영역과 콘택되는 제 1 플러그와, 제 2 접합 영역과 콘택되는 제 2 플러그를 형성하는 단계; 및
    상기 제 2 플러그와 접속되도록 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 콘택 구조의 제조방법.
  11. 제 10항에 있어서, 상기 층간 절연막은 BPSG막과, PSG막중 선택되는 하나의 막으로 형성되는 것을 특징으로 하는 반도체 디바이스의 콘택 구조의 제조방법.
  12. 제 10 항에 있어서, 상기 층간 절연막을 형성하는 단계는, 결과물 상부에 절연 산화막을 증착하는 단계; 상기 절연산화막을 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 콘택 구조의 제조방법.
  13. 제 10 항에 있어서, 상기 제 1 및 제 2 플러그는 텅스텐 플러그인 것을 특징으로 하는 반도체 디바이스의 콘택 구조의 제조방법.
  14. 제 13 항에 있어서, 상기 텅스텐 플러그는 상기 제 1 및 제 2 콘택홀내에 선택적 증착 방식으로 형성되는 것을 특징으로 하는 반도체 디바이스의 콘택 구조의 제조방법.
  15. 제 13 항에 있어서, 상기 텅스텐 플러그를 형성하는 단계는, 반도체 기판 상에 하부 구조물이 매립되도록 텅스텐막을 형성하는 단계; 상기 텅스텐막을 상기 층간 절연막 표면이 노출되도록 에치백 하는 단계를 특징으로 하는 반도체 디바이스의 콘택 구조의 제조방법.
  16. 제 10 항에 있어서, 상기 제 1 플러그는 금속 배선의 역할을 하는 것을 특징으로 하는 반도체 디바이스의 콘택 구조의 제조방법.
  17. 제 10 항에 있어서, 상기 필드 산화막은 게이트 절연막의 역할을 하는 것을 특징으로 하는 반도체 디바이스의 콘택 구조의 제조방법.
  18. 제 10 항에 있어서, 상기 제 1 접합 영역은 소오스 영역이고, 제 2 접합 영역은 드레인 영역인 것을 특징으로 하는 반도체 디바이스의 콘택 구조의 제조방법.
  19. 제 10 항에 있어서, 상기 제 1 접합 영역은 드레인 영역이고, 제 2 접합 영역은 소오스 영역인 것을 특징으로 하는 반도체 디바이스의 콘택 구조의 제조방법.
  20. 제 10 항에 있어서, 상기 제 1 전도 타입은 P형이고, 제 2 전도 타입은 N형인 것을 특징으로 하는 반도체 디바이스의 콘택 구조의 제조방법.
  21. 제 10 항에 있어서, 상기 제 1 전도 타입은 N형이고, 제 2 전도 타입은 P형인 것을 특징으로 하는 반도체 디바이스의 콘택 구조의 제조방법.
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