KR100547244B1 - 반도체메모리소자의 메탈 비트라인 및 그 형성방법 - Google Patents

Abstract

본 발명은 메탈 비트라인의 산화 및 들뜸 현상 방지, 후속 메탈 콘택 식각시의 기판 손상 방지, 콘택홀 프로파일 개선을 통한 메탈 층덮힘 개선 등을 위한 반도체메모리소자의 메탈 비트라인을 제공하고자 하는 것으로, 이를 위한 본 발명의 메탈 비트라인은, 베리어메탈, 메탈, 및 제1질화막이 적층되어 형성된 패턴; 상기 패턴의 측벽에 형성되어 외부로부터 상기 메탈로 산소가 확산되는 것을 방지하기 위한 실리콘-리치 산화막; 및 상기 패턴의 측벽에서 실리콘-리치 산화막 상에 형성된 제2질화막을 포함하여 이루어진다.

비트라인, 텅스텐, 구리, 실리콘-리치 산화막, 산소확산방지

Description

반도체메모리소자의 메탈 비트라인 및 그 형성방법{Method for forming metal bit-line in memory device}

도1, 도2 및 도3은 종래기술에 따른 텅스텐 비트라인 형성 공정시 나타나는 문제점을 나타낸 단면도,

도4는 본 발명의 일실시예에 따른 텅스텐 비트라인 구조를 나타내는 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘기판 2 : 제1층간절연막

3 : 베리어메탈 4 : 텅스텐

5 : 마스크 질화막 6 : 질화막 스페이서

7 : 제2층간절연막 8 : 커패시터

100 : 실리콘-리치 산화막

본 발명은 반도체메모리소자의 비트라인 형성방법에 관한 것으로, 1Gb(giga bit)급 이상의 DRAM과 같은 초고집적화와 고속 동작을 요구하는 반도체메모리소자에서의 메탈(metal) 비트라인 형성방법에 관한 것이다.

고집적화의 진전으로 3년에 메모리의 용량이 4배씩 증가되어 이미 1Gb(giga bit) DRAM의 개발이 이루어졌고 그 이상의 초고집적 DRAM에 대한 연구가 진행되고 있다. 이와 같이 DRAM의 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 셀의 면적은 1Gb의 경우 대략 0.08㎛²이다. 따라서, 이에 상응하는 비트라인의 요구선폭도 매우 감소하게 되었고, 그 결과 기존의 폴리실리콘 또는 단순한 실리사이드와 같은 비트라인 물질로는 1Gb급 이상의 DRAM에서 요구되는 미세선폭으로 낮은 저항값을 구현할 수 없게 되었다. 따라서, 비저항이 약 10μΩ/㎝인 텅스텐(W) 또는 구리(Cu) 등의 메탈로 비트라인을 형성하려는 연구가 꾸준히 진행되고 있다.

그러나. 메탈 비트라인을 적용한 고집적 메모리소자 제조 공정시 웨이퍼 가장자리 지역에서 메탈 비트라인이 산화되면서 들뜨는 문제점이 발생되는 바, 도1에는 이러한 문제점이 도시되어 있다.

먼저, 도1의 구조가 생성되기 까지의 공정을 살펴보면, 실리콘기판(1) 상에 모스트랜지스터(도시되지 않음) 형성 등 소정공정을 완료하고, 제1층간절연막(2)을 형성한다. 이후 비트라인 콘택홀 형성후 또는 콘택 플러그 형성 후 Ti/TiN과 같은 베리어메탈(barrier metal)(3), 비트라인 물질로서의 텅스텐(4) 및 마스크층으로서의 질화막(5)을 적층하고 마스크 및 식각 공정에 의해 적층된 층들을 패터닝한 다 음, 상기 패턴의 측벽에 스페이서 질화막(6)을 형성한다. 이에 의해 비트라인 구조는 완성된다.

이어서, 제2층간절연막(7)을 증착하고 상기 제2층간절연막을 화학적기계적연마(CMP : chemical mechanical polishing)하게 되는데, 이때 웨이퍼 중심부에 비해 웨이퍼 가장자리에서의 제2층간절연막(7) 연마 속도가 빨라, 웨이퍼 가장자리에서는 마스크 질화막(5)이 드러나거나 그 상부로 얇게 제2층간절연막이 잔류하는 현상이 나타나며, 이에 의해 커패시터(8) 형성후 N₂O 열처리시 텅스텐(4)이 산화되면서 비트라인이 들뜨는 결과를 가져온다.

한편, 텅스텐 비트라인이 드러나는 문제를 해결하기 위해 도2에서와 같이 제2층간절연막(7) 연마후 추가로 절연막(9)을 1000Å 이상 증착하는 방법이 제시되어 있는데, 이때에는 캐패시터 형성 후, 금속배선 형성시 메탈 콘택의 깊이가 추가한 절연막(9) 두께만큼 증가하여, 콘택 식각시 실리콘기판(1)에 데미지를 주게 되며, 아울러, 콘택홀(10)의 어스펙트비(Aspect ratio)을 증가시켜 이 콘택홀에 배선용 메탈을 매립하기가 어려워진다. 즉, 메탈 층덮힘(step coverage)를 악화시켜 전기적 특성을 나쁘게 하는 역할을 한다. 미설명 도면부호 11은 캐패시터 상부의 제3층간절연막을 나타낸다.

또한, 도1 및 도2에서의 문제점을 해결하기 위해 도3에 같이 스페이서 질화막(6) 형성후 그 결과물 전면에 텅스텐 산화방지용 질화막(12)을 약 500Å 이상 증착하고 제2층간절연막(7) 연마 공정을 진행하면 캐패시터 형성후 N₂O 열처리시 텅스 텐 비트라인이 들뜨는 것을 억제할 수 있으나 전체적인 층간절연막 구조가 산화막/질화막/산화막의 다중 구조를 가짐으로써 금속배선 형성을 위한 콘택 식각시 다중 식각 처리를 진행해야만 하는 문제점이 있고 이후 세정 공정에서 산화막과 질화막(12)의 식각율 차이로 인해 콘택홀 내부로 질화막(12)이 돌출되는 현상(도면의 A 참조)이 발생하며, 이러한 콘택홀 프로파일(profile)로 인해 메탈(13) 증착시 질화막 돌출부 하단에서 보이드를 유발하는 문제점이 발생된다.

본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 메탈 비트라인의 산화 및 들뜸 현상 방지, 후속 메탈 콘택 식각시의 기판 손상 방지, 콘택홀 프로파일 개선을 통한 메탈 층덮힘 개선 등을 위한 반도체메모리소자의 메탈 비트라인 및 그 형성방법을 제공하는데 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 메탈 비트라인은, 베리어메탈, 메탈, 및 제1질화막이 적층되어 형성된 패턴; 상기 패턴의 측벽에 형성되어 외부로부터 상기 메탈로 산소가 확산되는 것을 방지하기 위한 실리콘-리치 산화막; 상기 패턴의 측벽에서 실리콘-리치 산화막 상에 형성된 제2질화막을 포함하여 이루어진다.

바람직하게, 상기 베리어메탈은 50∼800Å 두께의 Ti/TiN층이고, 상기 메탈은 300∼800Å 두께의 텅스텐층 또는 구리층이고, 상기 제1질화막은 700∼2000Å 두께를 갖고, 상기 실리콘-리치 산화막은 50∼500Å의 폭을 갖는 스페이서이며, 상기 제2질화막은 100∼700Å의 폭을 갖는 스페이서임을 특징으로 한다.

또한, 상기 목적을 달성하기 위한 본 발명의 메탈 비트라인 형성방법은, 소정공정이 완료된 구조물 상에 베리어메탈, 메탈, 및 제1질화막을 적층하고 비트라인 마스크 및 식각 공정으로 패턴을 형성하는 제1단계; 상기 제1단계가 완료된 결과물의 전면에 실리콘-리치 산화막을 증착하고 상기 실리콘-리치 산화막을 전면 식각하여 상기 패턴의 측벽에 실리콘-리치 산화막 스페이서를 형성하는 제2단계; 및 상기 제2단계가 완료된 결과물의 전면에 제2질화막을 형성하고, 상기 질화막을 전면 식각하여 상기 패턴의 측벽의 실리콘-리치 산화막 스페이서 상에 제2질화막 스페이서를 형성하는 제3단계를 포함하여 이루어진다.

바람직하게, 상기 메탈은 텅스텐 또는 구리이며, 상기 실리콘-리치 산화막은 상기 메탈의 산화를 방지하기 위하여 실온∼500℃에서 증착하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

아래 실시예는 텅스텐을 비트라인 물질로 적용한 경우를 예로써 설명되었으나, 구리(Cu)를 비트라인으로 적용할 경우에도 본 실시예는 동일하게 적용될 수 있을 것이다.

도4에는 본 발명의 일실시예에 따른 비트라인 구조가 개략적으로 도시되어 있다. 종래기술과 동일한 구성요소에 대해서는 동일한 도면부호가 부여되어 있다.

도4를 참조하면, 본 발명의 비트라인 구조는 예컨대 Ti/TiN층과 같은 베리어메탈(3)과 텅스텐(4) 및 마스크 질화막(5)이 패턴되고, 그 패턴의 측벽에 스페이서로서 실리콘-리치 산화막(Si-rich oxide)(100)과 질화막(6)이 적층 형성되는 구조를 갖는다. 물론 도면에서는 나타나지 않았지만 비트라인은 실리콘기판(1)에 콘택되는 바, 콘택홀이 형성된 상태에서 상기 구조가 바로 형성될 수 있으나, 콘택홀의 어스펙트비를 줄이기 위해 통상의 콘택 플러그를 통해 비트라인을 콘택시킬 수 있다. 이때 플러그 물질은 폴리실리콘이 주로 이용된다.

이와 같이, 본 발명의 비트라인 구조는 그 측벽에 실리콘-리치 산화막(Si-rich oxide)(100)을 구비하고 있으므로, 커패시터 형성후의 N₂O 열처리 공정시 산소가 텅스텐으로 침투하는 것을 방지할 수 있다. 즉, 실리콘-리치 산화막은 그 내부에 과잉 실리콘(Si)을 포함하고 있기 때문에 침투해 들어오는 산소(O)와 결합하여 Si-O 결합을 만들기 때문에 산소 침투를 억제 또는 방지할 수 있다.

아울러, 비트라인 측벽에만 산소 확산 차단을 위한 실리콘-리치 산화막(100)이 형성되어 있어, 종래의 추가 절연막 형성 방법(도2) 및 배리어 질화막 형성방법(도3) 등을 사용하지 않아도 되기 때문에, 그에 따르는 문제점, 즉 메탈 콘택 식각시의 기판 손상, 콘택홀 프로파일 악화을 통한 메탈 층덮힘 저하 등의 문제점을 해결할 수 있다.

이어서, 상기한 바와같은 구조의 비트라인 제조 공정을 간단히 살펴본다.

먼저, Ti/TiN과 같은 베리어메탈(3)을 50∼800Å 형성하고, 텅스텐(4)을 300∼1200Å 증착하며 마스크 질화막(5)을 700∼2000Å 증착한 다음, 비트라인 마스크 및 식각 공정으로 비트라인 패턴을 형성한다.

이어서, O₂ 확산방지막으로서 실리콘-리치 산화막(100)을 실온∼500℃에서 50∼500Å 증착하고 전면 건식 식각하여 실리콘-리치 산화막 스페이서를 형성하고, 질화막을 PECVD(Plasma Enhanced Chemical Vapor Deposition))또는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 100∼700Å 두께로 증착한 다음 전면 건식식각하여 질화막 스페이서(6)를 형성한다. 이에 의해 텅스텐 비트라인 구조는 완성된다. 한편, 실리콘-리치 산화막(100)은 실온∼500℃에서 증착이 가능하기 때문에 이 증착시 텅스텐이 산화되는 것을 억제할 수 있다.

본 발명은 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명은 콘택 식각 및 메탈 증착 공정 등의 마진을 저하시키지 않는 상태에서 메탈 비트라인이 산화되는 문제를 해결할 수 있어, 메탈 비트라인을 적용하는 고집적 메모리소자 특성 향상을 가져오는 효과가 있다.

또한 웨이퍼 가장자리 부분에서의 메탈 비트라인 산화 및 들뜸 현상을 방지 할 수 있어, 수율을 증대시키는 효과를 가져온다.

Claims (9)

1. 반도체메모리소자의 비트라인에 있어서,

   베리어메탈, 메탈, 및 제1질화막이 적층되어 형성된 패턴;

   상기 패턴의 측벽에 형성되어 외부로부터 상기 메탈로 산소가 확산되는 것을 방지하기 위한 실리콘-리치 산화막; 및

   상기 패턴의 측벽에서 실리콘-리치 산화막 상에 형성된 제2질화막

   을 포함하여 이루어진 반도체메모리소자의 비트라인.
2. 제1항에 있어서,

   상기 베리어메탈은 50∼800Å 두께의 Ti/TiN층임을 특징으로 하는 반도체메모리소자의 비트라인.
3. 제1항 또는 제2항에 있어서,

   상기 메탈은 300∼1200Å 두께의 텅스텐층 또는 구리층임을 특징으로 하는 반도체메모리소자의 비트라인.
4. 제3항에 있어서,

   상기 제1질화막은 700∼2000Å 두께를 갖는 것을 특징으로 하는 반도체메모리소자의 비트라인.
5. 제4항에 있어서,

   상기 실리콘-리치 산화막은 50∼500Å의 폭을 갖는 스페이서임을 특징으로 하는 반도체메모리소자의 비트라인.
6. 제5항에 있어서,

   상기 제2질화막은 100∼700Å의 폭을 갖는 스페이서임을 특징으로 하는 반도체메모리소자의 비트라인.
7. 반도체메모리소자의 비트라인 형성방법에 있어서,

   소정공정이 완료된 구조물 상에 베리어메탈, 메탈, 및 제1질화막을 적층하고 비트라인 마스크 및 식각 공정으로 패턴을 형성하는 제1단계;

   상기 제1단계가 완료된 결과물의 전면에 실리콘-리치 산화막을 증착하고 상기 실리콘-리치 산화막을 전면 식각하여 상기 패턴의 측벽에 실리콘-리치 산화막 스페이서를 형성하는 제2단계; 및

   상기 제2단계가 완료된 결과물의 전면에 제2질화막을 형성하고, 상기 질화막을 전면 식각하여 상기 패턴의 측벽의 실리콘-리치 산화막 스페이서 상에 제2질화막 스페이서를 형성하는 제3단계

   를 포함하여 이루어진 반도체메모리소자의 비트라인 형성방법.
8. 제7항에 있어서,

   상기 메탈은 텅스텐 또는 구리임을 특징으로 하는 반도체메모리소자의 비트라인 형성방법.
9. 제7항 또는 제8항에 있어서,

   상기 실리콘-리치 산화막은 상기 메탈의 산화를 방지하기 위하여 실온∼500℃에서 증착하는 것을 특징으로 하는 반도체메모리소자의 비트라인 형성방법.

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