KR100522760B1 - 텅스텐 비트라인을 갖는 메모리소자 제조방법 - Google Patents

텅스텐 비트라인을 갖는 메모리소자 제조방법 Download PDF

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Abstract

본 발명은 텅스텐 비트라인의 산화 및 리프트 현상을 억제할 수 있는 차세대 메모리소자 제조방법을 제공하는데 그 목적이 있는 것으로, 이를 위한 본 발명의 메모리소자 제조 방법은, 제1층간산화물층 상에 접착력증대를 위한 폴리실리콘층, 글루층, 베리어메탈층 및 비트라인용 텅스텐층 및 하드마스크층을 차례로 적층하는 제1단계; 상기 적층된 박막들을 선택적으로 식각하여 비트라인 패턴을 형성하는 제2단계; 상기 패턴의 측벽에 스페이서를 형성하는 제3단계; 결과물의 전면에 실리콘질화물층을 형성하는 제4단계; 및 상기 실리콘질화물층 상에 제2층간산화물층을 형성하는 제5단계를 포함하여 이루어진다.

Description

텅스텐 비트라인을 갖는 메모리소자 제조방법{method for fabricating memory device having tungsten bitline}
본 발명은 반도체메모리소자 제조방법에 관한 것으로, 특히 텅스텐 비트라인 구조의 고집적 메모리소자 제조방법에 관한 것이다.
잘 알려진 바와 같이 256Mb(mega bit)급 이상의 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 같은 초고집적 반도체메모리소자에서는 회로선폭을 0.15㎛∼0.13㎛로 구현하는 것이 바람직한 바, 이를 위한 노력이 계속 진행중이며, 아울러 미세해지는 선폭에 의한 속도 지연을 방지하기 위하여 차세대 DRAM의 워드라인 및 비트라인 등을 폴리실리콘막 대신에 금속막으로 구현하는 기술이 꾸준히 연구되고 있다.
도1a 내지 도1c는 이러한 요구사항에 따라 제안된 종래기술에 따른 텅스텐 비트라인 제조 공정을 나타내는 것이다.
후속 설명에서 상세하게 설명되겠지만, 텅스텐 비트라인을 적용하는 차세대 메모리소자 제조 공정에는 실리콘질화막이 비트라인을 감싸는 구조를 갖는다. 그런데, 이러한 실리콘질화막은 다른 물질과의 열팽창계수 차이로 인해 그와 접하는 다른 물질과의 계면 특성이 매우 좋지 않다.
그럼, 도1a 내지 도1c를 참조하여 종래기술에 따른 텅스텐 비트라인 제조 공정을 간략히 살펴보고, 실리콘질화막과 타물질층 간의 계면 특성에 대해 살펴보도록 한다.
먼저, 도1a에 도시된 바와 같이, 예컨대 산화물과 같은 층간절연막(1) 상에 글루층(glue layer)인 타이타늄(Ti)층(2), 베리어메탈(barrier metal)층인 타이타늄질화물(TiN)층(3), 비트라인용 텅스텐(W)층(4), 그리고 난방사방지 등의 원활한 포토리소그래피(photolithography) 공정 및 식각 공정을 위한, 실리콘산화질화물(SiON)층(5) 및 실리콘질화물층(6)을 증착한다.
이어서, 도1b에 도시된 바와 같이, 포토리소그래피 및 식각 공정을 통해 비트라인 패턴을 형성한 다음, 스페이스용 실리콘질화물층(7)을 증착한다.
그리고, 도1c에 도시된 바와 같이, 실리콘질화물층(7)을 전면 건식 식각하여 비트라인 패턴 측벽에 스페이서를 형성하고 제2층간절연막(8) 형성 등 후속 공정을 진행한다.
이와 같이 실리콘질화물로 덮힌 스페이스형 비트라인 패턴이 완료된 후, 후속 공정으로는 커패시터 제조 공정이 따르게 되는데, 특히 800℃ 이상의 열공정이 산소 분위기에서 진행될 경우, 텅스텐 비트라인의 산화와 패턴의 리프팅(Lifting) 현상이 일어나, 후속 공정 진행을 어렵게 한다.
이는 실리콘질화막과 다른 물질들간의 열팽창 계수 차이에 기인한 산소 확산 통로가 형성되고 그 통로를 통해서 확산된 산소가 텅스텐과 산화 반응을 일으킴으로써 발생하는 것이므로 이에 대한 대책이 요구되고 있는 실정이다. 특히 텅스텐으로의 산소 확산 통로는 텅스텐 상부의 실리콘질화물(6)과 텅스텐 측벽의 실리콘질화물(7) 사이의 계면(7a)과, 층간절연막(1)과 실리콘질화물(7) 바닥 사이의 계면(7b)이 된다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 텅스텐 비트라인의 산화 및 리프트 현상을 억제할 수 있는 차세대 메모리소자 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 특징적인 메모리소자 제조 방법은, 제1층간산화물층 상에 접착력증대를 위한 폴리실리콘층, 글루층, 베리어메탈층 및 비트라인용 텅스텐층 및 하드마스크층을 차례로 적층하는 제1단계; 상기 적층된 박막들을 선택적으로 식각하여 비트라인 패턴을 형성하는 제2단계; 상기 패턴의 측벽에 스페이서를 형성하는 제3단계; 결과물의 전면에 실리콘질화물층을 형성하는 제4단계; 및 상기 실리콘질화물층 상에 제2층간산화물층을 형성하는 제5단계를 포함하여 이루어진다.
또한 다른 특징적인 본 발명의 메모리소자 제조방법은, 제1층간산화물층 상에 접착력 증대를 위한 폴리실리콘층, 글루층, 베리어메탈층 및 비트라인용 텅스텐층 및 하드마스크층을 차례로 적층하는 제1단계; 상기 적층된 박막들을 선택적으로 식각하여 비트라인 패턴을 형성하는 제2단계; 결과물의 전면에 실리콘질화물층을 형성하는 제3단계; 증착두께보다 적은 두께로 상기 실리콘질화물층을 전면 비등방성 건식 식각하여 상기 제1층간산화물을 포함한 패턴 전면에 실리콘질화물층을 형성하는 제4단계; 및 상기 실리콘질화물층 상에 제2층간산화물층을 형성하는 제5단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 일 실시예 따른 메모리소자의 텅스텐 비트라인 구조를 도시하고 있다.
도2를 참조하면, 층간절연을 위한 제1층간산화물층(201) 위에 접착력 증대를 위한 폴리실리콘층(202), 글루층(glue layer)인 타이타늄층(203), 베리어메탈(barrier metal)층인 타이타늄질화층(204), 비트라인용 텅스텐층(205), 그리고 난방사방지 등의 원활한 포토리소그래피 공정 및 식각 공정을 위한 실리콘산화질화층(206) 및 하드마스크인 실리콘질화물층(207)이 차례로 적층되어 패턴되어 있다. 상기 실리콘산화질화층(206)은 그 생략이 가능하다. 그리고, 패턴의 측벽에는 실리콘질화물 스페이서(208)가 형성되어 있고, 제1층간산화물층(201)을 포함하는 결과물의 전면에는 비트라인 패턴에서의 산소확산통로를 없애주기 위한 실리콘질화물(209)이 형성되어 있다. 실리콘질화물(209) 상에는 제2층간산화물층(210)이 형성되어 있다.
도3은 본 발명의 다른 실시예 따른 메모리소자의 텅스텐 비트라인 구조를 도시하고 있다.
도3을 참조하면, 층간절연을 위한 제1층간산화물층(301) 위에 접착력 증대를 위한 폴리실리콘층(302), 글루층(glue layer)인 타이타늄층(303), 베리어메탈(barrier metal)층인 타이타늄질화층(304), 비트라인용 텅스텐층(305), 그리고 난방사방지 등의 원활한 포토리소그래피 공정 및 식각 공정을 위한 실리콘산화질화층(306) 및 하드마스크인 실리콘질화물층(307)이 차례로 적층되어 패턴되어 있다. 역시 상기 실리콘산화질화층(306)은 그 생략이 가능하다. 그리고, 패턴의 측벽에는 스페이서를 형성함과 동시에 제1층간산화물층(301)을 포함하는 패턴을 덮도록 실리콘질화물층(308)이 형성되어 있다. 그리고 실리콘질화물층(308) 상에 제2층간산화물층(309)이 형성된다.
이상에서 설명한 바와 같이 본 발명의 텅스텐 비트라인 구조는, 예컨대 커패시터 형성 공정과 같은 후속 공정에서 산소 분위기 열공정이 실시될 경우 그 산소가 확산되어 비트라인 패턴으로 침입하는 경로를 없애주도록 하는 것에 그 특징을 갖는 바, 도1c의 종래구조에서 설명한 바와 같이 스페이서와 비트라인 패턴 및 층간산화물 사이의 계면(도1의 7a, 7b)을 실리콘질화물층(209, 308)이 덮도록 하여 비트라인 패턴쪽으로 산소가 확산되는 경로를 없애 주었다.
본 실시예에서 폴리실리콘층(202, 302)은 실리콘질화물층(209, 308)의 추가도입으로 넓은 패턴 지역에서 스트레스 증가로 인한 리프팅이 발생할 수 있으므로 그 점을 보완하기 위한 것으로서, 비트라인과 제1층간산화물층(201, 301)과의 접착력을 향상시켜 비트라인 구조의 인정성을 도모하기 위한 것이다.
그리고 상기 실리콘질화물층(209, 308)은 타 박막과의 스트레스 완화를 위하여 산소를 함유하도록 하여 실리콘산화질화물로 형성될 수 있다.
그러면, 도2 및 도3에 도시된 구조를 제조하기 위한 방법을 살펴보도록 한다.
먼저, 제1층간산화물층(201, 301) 상에 폴리실리콘층(202, 302)을 10∼3000Å 두께로 증착하고, 그 상부에 타이타늄층(203, 303), 타이타늄질화층(204, 304), 비트라인용 텅스텐층(205, 305), 그리고 실리콘산화질화층(206, 306) 및 실리콘질화물층(207, 307)을 차례로 증착한다. 앞서 언급한 바와 같이 실리콘산화질화층(306)은 그 생략이 가능하다.
이어서, 포토리소그래피 및 식각 공정을 통해 상기 적층된 박막들을 식각하여 비트라인 패턴을 형성한 다음, 스페이스용 실리콘질화층(208, 308)을 증착한다.
이어서, 상기 실리콘질화층(208, 308)을 전면 비등방성 건식 식각하되, 상기 실리콘질화층(208, 308)을 증착두께만큼 식각하면 도2에 도시된 바와 같이 비트라인 패턴 측벽에만 스페이서로서 실리콘질화물층(208)이 형성되고, 증착두께보다 적은 두께로 식각하면 도3에 도시된 바와 같이 스페이서가 형성됨과 동시에 비트라인 패턴의 상부 및 제1층간산화물(301)을 덮는 실리콘질화물층(308)이 형성되게 된다.
이어서, 도2의 구조를 완성하기 위해서는 결과물 전면에 실리콘질화물층(209)을 형성하고, 그 후 실리콘질화물층(209, 308) 상에 제2층간산화물층(210, 309)을 형성한다.
도2에서 실리콘질화물층(209)은 그 두께를 10∼3000Å 두께로 형성하는 것이 바람직하며, 도3에서 실리콘질화물층(308)은 그 잔류두께를 10∼3000Å 두께로 형성하는 것이 바람직하다.
이후 후속 공정을 진행하는 바, 후속 공정으로는 커패시터 제조 공정이 따르게 되는데, 특히 800℃ 이상의 열공정이 산소 분위기에서 진행되더라도, 비트라인 패턴 및 층간산화물 사이의 계면(도1의 7a, 7b)을 실리콘질화물층(209, 308)이 덮고 있어 종래의 방법에서 나타나는 텅스텐 비트라인의 산화 및 리프팅 현상이 억제 된다.
한편, 상기 실리콘질화물층(209, 308)은 아래 화학식1로 표현되도록 정조성(Stoichiometric Composition)에서의 실리콘 함량 보다 상대적으로 많은 실리콘 함량을 갖도록 예컨대 저압화학기상증착(Low Pressure Chemical Vapor Deposition) 또는 플라즈마화학기상증착법(Plasma Chemical Vapor Deposition) 등에 의해 화학증착하고, 후속 질소분위기 열처리에 의해 Si3N4의 화학식으로 표현되는 실리콘질화물층으로 형성할 수 있는 바, 열처리시 실리콘질화물내의 여분 실리콘과 분위기 가스내의 질소가 반응하도록 하여 실리콘질화물이 정조성을 갖도록 하면서 실리콘질화물과 타 물질층 간의 계면이 치밀해지도록 하여 실리콘질화물과 타 물질 간의 계면 특성을 향상시키기 위한 것이다.
SiNx, 단 x는 0.5 내지 1.33
도4a는 도1a 내지 도1c에 나타난 종래기술에 따른 텅스텐 비트라인 형성 후, 산소분위기에서 800℃로 60분 동안 열처리한 후 관찰한 이미지이고, 도4b는 도2의 구조로 텅스텐 비트라인을 형성한 후 동일한 조건에서 열처리 한 후의 결과물 이미지이다. 도면에서 알 수 있듯이 본 발명은 텅스텐 비트라인이 안정적으로 형성되어 있음을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은, 텅스텐 비트라인의 산화 및 리프팅 현상을 억제 또는 방지하므로써 후속 공정을 원활하게 하여 텅스텐 비트라인을 사용하는 차세대 반도체 소자 개발을 가능하게 한다.
도1a 내지 도1c는 종래기술에 따른 텅스텐 비트라인 구조의 반도체메모리소자 제조 공정을 보여주는 단면도,
도2는 본 발명의 일 실시예에 따른 텅스텐 비트라인 구조를 나타내는 단면도,
도3은 본 발명의 다른 실시예에 따른 텅스텐 비트라인 구조를 나타내는 단면도.
도4a는 각각 종래 및 본 발명의 방법으로 형성된 텅스텐 비트라인을 산소분위기에서 800℃로 60분 동안 열처리한 후 관찰한 이미지.
* 도면의 주요부분에 대한 부호의 설명
201 : 제1층간산화물층 202 : 폴리실리콘층
203 : 타이타늄층 204 : 타이타늄질화층
205 : 텅스텐층 206 : 실리콘산화질화층
207 : 하드마스크용 실리콘질화물층 208 : 실리콘질화물 스페이서
209 : 산화방지용 실리콘질화물 210 : 제2층간산화물층

Claims (6)

  1. 반도체메모리소자 제조방법에 있어서,
    제1층간산화물층 상에 접착력증대를 위한 폴리실리콘층, 글루층, 베리어메탈층 및 비트라인용 텅스텐층 및 하드마스크층을 차례로 적층하는 제1단계;
    상기 적층된 박막들을 선택적으로 식각하여 비트라인 패턴을 형성하는 제2단계;
    상기 패턴의 측벽에 스페이서를 형성하는 제3단계;
    결과물의 전면에 실리콘질화물층을 형성하는 제4단계; 및
    상기 실리콘질화물층 상에 제2층간산화물층을 형성하는 제5단계
    를 포함하여 이루어진 반도체메모리소자 제조방법.
  2. 제1항에 있어서,
    상기 실리콘질화물층을 산소를 함유하는 실리콘산화질화물로 형성함을 특징으로 하는 반도체메모리소자 제조방법.
  3. 제1항에 있어서,
    상기 실리콘질화물층의 두께를 10∼3000Å로 형성하는 것을 특징으로 하는 반도체메모리소자 제조방법.
  4. 제1항에 있어서,
    상기 실리콘질화물을 형성하는 제4단계는, 화학식 SiNx (단 x는 0.5 내지 1.33)로 표현되는 조성을 갖도록 화학증착한 후, 질소 분위기에서 열처리하여 화학식 Si3N4로 표현되는 실리콘질화막으로 형성함을 특징으로 하는 반도체메모리소자 제조방법.
  5. 반도체메모리소자 제조방법에 있어서,
    제1층간산화물층 상에 접착력 증대를 위한 폴리실리콘층, 글루층, 베리어메탈층 및 비트라인용 텅스텐층 및 하드마스크층을 차례로 적층하는 제1단계;
    상기 적층된 박막들을 선택적으로 식각하여 비트라인 패턴을 형성하는 제2단계;
    결과물의 전면에 실리콘질화물층을 형성하는 제3단계;
    증착두께보다 적은 두께로 상기 실리콘질화물층을 전면 비등방성 건식 식각하여 상기 제1층간산화물을 포함한 패턴 전면에 실리콘질화물층을 형성하는 제4단계; 및
    상기 실리콘질화물층 상에 제2층간산화물층을 형성하는 제5단계
    를 포함하여 이루어진 반도체메모리소자 제조방법.
  6. 제5항에 있어서,
    상기 실리콘질화물을 형성하는 제3단계는, 화학식 SiNx (단 x는 0.5 내지 1.33)로 표현되는 조성을 갖도록 화학 증착한 후, 질소 분위기에서 열처리하여 화학식 Si3N4로 표현되는 실리콘질화막으로 형성함을 특징으로 하는 반도체메모리소자 제조방법.
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