KR101051953B1 - 플래쉬 메모리 소자의 게이트 형성방법 - Google Patents
플래쉬 메모리 소자의 게이트 형성방법 Download PDFInfo
- Publication number
- KR101051953B1 KR101051953B1 KR1020030095672A KR20030095672A KR101051953B1 KR 101051953 B1 KR101051953 B1 KR 101051953B1 KR 1020030095672 A KR1020030095672 A KR 1020030095672A KR 20030095672 A KR20030095672 A KR 20030095672A KR 101051953 B1 KR101051953 B1 KR 101051953B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- nitride
- oxide film
- floating gate
- gate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 21
- 150000004767 nitrides Chemical class 0.000 claims abstract description 78
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 12
- 229920005591 polysilicon Polymers 0.000 claims abstract description 12
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 238000001312 dry etching Methods 0.000 claims abstract description 3
- 238000000137 annealing Methods 0.000 claims description 9
- 238000009279 wet oxidation reaction Methods 0.000 claims description 2
- 241000293849 Cordylanthus Species 0.000 abstract description 7
- 239000007789 gas Substances 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910003818 SiH2Cl2 Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 플로팅 게이트 산화막의 버즈빅(Bird's beak) 현상을 방지하는 플래쉬 메모리 소자의 게이트 형성방법을 개시한다. 개시된 본 발명의 방법은, 플로팅 게이트가 구비된 기판을 제공하는 단계; 상기 플로팅 게이트를 포함한 기판 상에 제1질화막과 질화산화막을 차례로 형성하는 단계; 상기 질화산화막 상에 제2질화막과 산화막을 차례로 형성하는 단계; 상기 산화막, 제2질화막, 질화산화막 및 제1질화막을 차례로 건식 식각하여 상기 플로팅 게이트의 양측벽에 스페이서를 형성하는 단계; 및 상기 스페이서 및 플로팅 게이트를 포함한 기판 상에 컨트롤 게이트 산화막 및 폴리실리콘막이 차례로 적층된 컨트롤 게이트를 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1d는 종래의 기술에 따른 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위한 공정 단면도.
-도면의 주요 부분에 대한 부호의 설명-
21 : 실리콘 기판 22 : 플로팅 게이트 산화막
23 : 제1폴리실리콘막 24 : 하드마스크막
25 : 플로팅 게이트 26 : 질화산화막
26a : 제1질화막 27 : 제2질화막
28 : 산화막 29 : 스페이서
30 : 컨트롤 게이트 산화막 31 : 제2폴리실리콘막
32 : 컨트롤 게이트
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는,플로팅 게이트 산화막의 버즈빅(Bird's beak) 현상을 방지하기 위한 플래쉬 메모리 소자의 게이트 형성방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입ㆍ출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입ㆍ출력이 느린 ROM(Read Only Memory) 제품으로 크게 구분할 수 있다. 불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(Elecrtically Erasable and Programmable ROM)과 같이 전기적으로 입ㆍ출력이 가능한 플래쉬 메모리(Flash Memory)에 대한 수요가 늘고 있다.
플래쉬 메로리 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트(Floating Gate)를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전막과, 상기 플로팅 게이트의 상부 또는 주변에 형성된 컨트롤 게이트(Control Gate)를 포함한다.
도 1a 내지 도 1d는 종래의 기술에 따른 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위한 공정 단면도이다.
종래의 플래쉬 메모리 소자의 게이트 형성방법에 대하여 도 1a 내지 도 1d를 참조하여 간략하게 설명하면 다음과 같다.
종래의 플래쉬 메모리 소자의 게이트 형성방법은, 도 1a에 도시된 바와 같이, 먼저, 실리콘 기판(1) 상에 플로팅 게이트 산화막(2), 제1폴리실리콘막(3) 및 질화막 재질의 하드마스크(Hard Mask)막(4)의 적층 구조로 이루어지는 플로팅 게이트(5)를 형성한다.
그런 다음, 도 1b에 도시된 바와 같이, 상기 결과물 상에 산화막(6) 및 질화막(7)을 차례로 형성한다.
이어서, 도 1c에 도시된 바와 같이, 상기 질화막(7) 및 산화막(6)을 건식 식각하여 상기 플로팅 게이트(5)의 양측벽에 스페이서(8)를 형성한다. 그리고, 상기 스페이서(8)를 포함한 플로팅 게이트(5)의 양측 기판상에 컨트롤 게이트 산화막(9)을 형성한다. 이 때, 상기 컨트롤 게이트 산화막(9)은 300Å 정도의 두께로 형성한다.
다음으로, 도 1d에 도시된 바와 같이, 상기 결과물 상에 제2폴리실리콘막(10) 및 컨트롤 게이트 형성영역(미도시)을 한정하는 감광막패턴(미도시)을 차례로 형성한다. 그리고, 상기 감광막패턴을 식각 장벽으로 이용하여 상기 제2폴리실리콘막(10) 및 컨트롤 게이트 산화막(9)을 차례로 식각하여 컨트롤 게이트(11)를 형성한다.
그리고 나서, 상기 감광막패턴을 제거한다.
그러나, 종래의 기술에서는 컨트롤 게이트 산화막의 산소가 플로팅 게이트 산화막의 끝단으로 침투하여 실리콘 기판이나 폴리실리콘막과 결합하여 원치않는 산화막이 형성되는 플로팅 게이트 산화막의 버즈빅(Bird's beak) 현상이 발생하여 리프레쉬(Refresh) 특성을 저하시키는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 컨트롤 게이트 산화막의 산소가 플로팅 게이트 산화막의 끝단으로 침투하여 나타나는 플로팅 게이트 산화막의 버즈빅(Bird's beak) 현상을 방지하여 리프레쉬(Refresh) 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 플래쉬 메모리 소자의 게이트 형성방법은, 플로팅 게이트가 구비된 기판을 제공하는 단계; 상기 플로팅 게이트를 포함한 기판 상에 제1질화막과 질화산화막을 차례로 형성하는 단계; 상기 질화산화막 상에 제2질화막과 산화막을 차례로 형성하는 단계; 상기 산화막, 제2질화막, 질화산화막 및 제1질화막을 차례로 건식 식각하여 상기 플로팅 게이트의 양측벽에 스페이서를 형성하는 단계; 및 상기 스페이서 및 플로팅 게이트를 포함한 기판 상에 컨트롤 게이트 산화막 및 폴리실리콘막이 차례로 적층된 컨트롤 게이트를 형성하는 단계;를 포함한다.
여기서, 상기 제1질화막과 질화산화막을 차례로 형성하는 단계는, 상기 플로팅 게이트를 포함한 기판 상에 막 중간 부분에 제1질화막이 형성되도록 질화산화막을 형성하는 단계; 및 상기 막 중간 부분에 제1질화막이 형성된 질화산화막에 어닐링을 실시하여 상기 제1질화막 아래의 질화산화막 부분으로 상기 제1질화막의 두께를 확장시키는 단계;를 포함한다.
상기 막 중간에 제1질화막이 형성되는 질화산화막은 N2O 가스를 이용하여 800~850℃의 온도 및 상압에서 형성한다.
상기 막 중간 부분에 제1질화막이 형성된 질화산화막에의 어닐링은 NO 가스를 이용하여 수행한다.
상기 제2질화막은 650~750℃의 온도 및 50~300mTorr의 압력에서 SiH2Cl2와 NH3의 혼합가스를 이용하여 형성한다.
상기 컨트롤 게이트 산화막은 열산화막을 이용하며, 이때, 상기 열산화막은 800~900℃의 온도에서 습식 산화한 후, 900℃의 온도에서 20분 정도 N2 가스를 이용한 어닐링을 실시하여 형성한다.
상기 막 중간에 제1질화막이 형성되는 질화산화막은 N2O 가스를 이용하여 800~850℃의 온도 및 상압에서 형성한다.
상기 막 중간 부분에 제1질화막이 형성된 질화산화막에의 어닐링은 NO 가스를 이용하여 수행한다.
상기 제2질화막은 650~750℃의 온도 및 50~300mTorr의 압력에서 SiH2Cl2와 NH3의 혼합가스를 이용하여 형성한다.
상기 컨트롤 게이트 산화막은 열산화막을 이용하며, 이때, 상기 열산화막은 800~900℃의 온도에서 습식 산화한 후, 900℃의 온도에서 20분 정도 N2 가스를 이용한 어닐링을 실시하여 형성한다.
본 발명에 따르면, 플로팅 게이트의 양측벽 및 플로팅 게이트 산화막의 양끝단에 질화막을 형성시킴으로써, 이 후, 컨트롤 게이트 산화막의 산소가 플로팅 게이트 산화막의 끝단으로 침투하여 나타나는 플로팅 게이트 산화막의 버즈빅(Bird's beak) 현상을 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 실시예에 따른 플래쉬 메모리 소자의 게이트 형성방법은, 도 2a에 도시된 바와 같이, 먼저, 실리콘 기판(21) 상에 플로팅 게이트 산화막(22), 제1폴리실리콘막(23) 및 질화막 재질의 하드마스크(Hard Mask)막(24)의 적층 구조로 이루어지는 플로팅 게이트(25)를 형성한다.
그리고, 도 2b에 도시된 바와 같이, 상기 결과물 상에 질화산화막(26)을 형성한다. 이때, 상기 질화산화막(26)은 N2O 가스를 이용하여 800~850℃의 온도 및 상압에서 50Å 정도의 두께로 형성한다. 또한, 상기 N2O 가스로서 순수 N2O 가스 및 N2O와 O2 가스의 혼합가스 중 어느 하나를 이용한다.
여기서, 상기 N2O 가스의 특성상 질소 성분이 상기 질화산화막(26)의 내부에 위치하게 되므로, 상기 질화산화막(26)의 중간 부분에 제1질화막(26a)이 형성된다.
다음으로, 도 2c에 도시된 바와 같이, 상기 막 중간에 제1질화막(26a)이 형성되어 있는 상기 질화산화막(26)에 NO 가스를 이용한 어닐링(Annealing)을 실시하여 상기 제1질화막(26a) 아래의 질화산화막 부분으로 상기 제1질화막(26a)의 두께를 확장시킴으로써, 상기 제1질화막(26a)이 상기 플로팅 게이트(25) 구조의 표면 및 상기 실리콘 기판(21)의 표면에 접하도록 한다. 따라서, 플로팅 게이트(25)가 형성된 실리콘 기판(21) 상에는 제1질화막(26a)과 질화산화막이 차례로 형성된 구조가 얻어진다. 이때, 상기 어닐링(Annealing)은 800~900℃의 온도에서 실시하며, 상기 NO 가스로서 순수 NO 가스 및 NO와 N2 가스의 혼합가스 중 어느 하나를 이용한다.
이어서, 상기 결과의 질화산화막(26) 상에 제2질화막(27) 및 산화막(28)을 차례로 형성한다. 이때, 상기 제2질화막(27)은 650~750℃의 온도 및 50~300mTorr의 압력에서 SiH2Cl2 와 NH3 의 혼합가스를 이용하여 형성한다.
그런 다음, 도 2d에 도시된 바와 같이, 상기 산화막(28), 제2질화막(27), 질화산화막(26) 및 제1질화막(26a)을 차례로 건식 식각하여, 상기 플로팅 게이트(25)의 양측벽에 스페이서(29)를 형성한다.
그리고, 상기 스페이서(29)를 포함한 플로팅 게이트(25)의 양측 기판 부분 상에 컨트롤 게이트 산화막(30)을 형성한다. 여기서, 상기 컨트롤 게이트 산화막(30)은 열산화막으로 형성한다. 상기 열산화막은 800~900℃의 온도에서 습식 산화한 후, 900℃의 온도에서 20분 정도 N2 가스를 이용한 어닐링(Annealing)을 실시하여 형성한다.
다음으로, 도 2e에 도시된 바와 같이, 상기 컨트롤 게이트 산화막(30)이 형성된 기판의 결과물 상에 제2폴리실리콘막(31) 및 컨트롤 게이트 형성영역(미도시)을 한정하는 감광막패턴(미도시)을 차례로 형성한다. 그리고, 상기 감광막패턴을 식각 장벽으로 이용하여 상기 제2폴리실리콘막(31) 및 컨트롤 게이트 산화막(30)을 차례로 식각하여 컨트롤 게이트(32)를 형성한다. 그리고 나서, 상기 감광막패턴을 제거한다.
이와 같이, 본 발명은 플로팅 게이트의 양측벽 및 플로팅 게이트 산화막의 양끝단에 질화막을 형성시킴으로써, 후속에서 형성되는 컨트롤 게이트 산화막의 산소가 플로팅 게이트 산화막의 끝단으로 침투하는 것을 차단시킬 수 있으며, 이에 따라, 본 발명은 플로팅 게이트 산화막의 끝단에서 나타나는 플로팅 게이트 산화막의 버즈빅(Bird's beak) 현상을 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 플로팅 게이트의 양측벽 및 플로팅 게이트 산화막의 양끝단에 질화막을 형성시킴으로써, 이 후, 컨트롤 게이트 산화막의 산소가 플로팅 게이트 산화막의 끝단으로 침투하여 나타나는 플로팅 게이트 산화막의 버즈빅(Bird's beak) 현상을 방지하여 리프레쉬(Refresh) 특성을 향상시킬 수 있다.
Claims (9)
- 플로팅 게이트가 구비된 기판을 제공하는 단계;상기 플로팅 게이트를 포함한 기판 상에 제1질화막과 질화산화막을 차례로 형성하는 단계;상기 질화산화막 상에 제2질화막과 산화막을 차례로 형성하는 단계;상기 산화막, 제2질화막, 질화산화막 및 제1질화막을 차례로 건식 식각하여 상기 플로팅 게이트의 양측벽에 스페이서를 형성하는 단계; 및상기 스페이서 및 플로팅 게이트를 포함한 기판 상에 컨트롤 게이트 산화막 및 폴리실리콘막이 차례로 적층된 컨트롤 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
- 삭제
- 삭제
- 제 1항에 있어서, 상기 제2질화막은 650~750℃의 온도 및 50~300mTorr의 압력에서 SiH2Cl2 와 NH3 의 혼합가스를 이용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
- 제 1항에 있어서, 상기 컨트롤 게이트 산화막은 열산화막을 이용하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
- 제 5항에 있어서, 상기 열산화막은 800~900℃의 온도에서 습식 산화한 후, N2 가스를 이용한 어닐링을 실시하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
- 제 1항에 있어서, 상기 제1질화막과 질화산화막을 차례로 형성하는 단계는,상기 플로팅 게이트를 포함한 기판 상에 막 중간 부분에 제1질화막이 형성되도록 질화산화막을 형성하는 단계; 및상기 막 중간 부분에 제1질화막이 형성된 질화산화막에 어닐링을 실시하여 상기 제1질화막 아래의 질화산화막 부분으로 상기 제1질화막의 두께를 확장시키는 단계;를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
- 제 7항에 있어서, 상기 막 중간에 제1질화막이 형성되는 질화산화막은 N2O 가스를 이용하여 800~850℃의 온도 및 상압에서 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
- 제 7항에 있어서, 상기 막 중간 부분에 제1질화막이 형성된 질화산화막에의 어닐링은 NO 가스를 이용하여 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030095672A KR101051953B1 (ko) | 2003-12-23 | 2003-12-23 | 플래쉬 메모리 소자의 게이트 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030095672A KR101051953B1 (ko) | 2003-12-23 | 2003-12-23 | 플래쉬 메모리 소자의 게이트 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050064314A KR20050064314A (ko) | 2005-06-29 |
| KR101051953B1 true KR101051953B1 (ko) | 2011-07-26 |
Family
ID=37255926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030095672A KR101051953B1 (ko) | 2003-12-23 | 2003-12-23 | 플래쉬 메모리 소자의 게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101051953B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100889551B1 (ko) * | 2007-06-25 | 2009-03-23 | 주식회사 동부하이텍 | 반도체 소자 제조방법 |
| KR20130117130A (ko) | 2012-04-17 | 2013-10-25 | 삼성전자주식회사 | 비휘발성 메모리 소자의 게이트 구조물 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030001912A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| KR100372328B1 (ko) * | 1998-08-04 | 2003-02-17 | 닛본 덴기 가부시끼가이샤 | 반도체저장장치 |
| KR20030070967A (ko) * | 2002-02-27 | 2003-09-03 | 삼성전자주식회사 | 비휘발성 메모리소자의 제조방법 및 구조 |
-
2003
- 2003-12-23 KR KR1020030095672A patent/KR101051953B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100372328B1 (ko) * | 1998-08-04 | 2003-02-17 | 닛본 덴기 가부시끼가이샤 | 반도체저장장치 |
| KR20030001912A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| KR20030070967A (ko) * | 2002-02-27 | 2003-09-03 | 삼성전자주식회사 | 비휘발성 메모리소자의 제조방법 및 구조 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050064314A (ko) | 2005-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100459724B1 (ko) | 저온 원자층증착에 의한 질화막을 식각저지층으로이용하는 반도체 소자 및 그 제조방법 | |
| US20150357232A1 (en) | Method for manufacturing semiconductor device | |
| JP2009027161A (ja) | フラッシュメモリ素子の製造方法 | |
| JP4282692B2 (ja) | 半導体装置の製造方法 | |
| KR100467019B1 (ko) | 자기정렬 트렌치 소자분리구조를 갖는 플래시 메모리 소자및 그 제조방법 | |
| US6660587B2 (en) | Method for forming a gate electrode in a semiconductor device | |
| KR100466312B1 (ko) | 유전막을 갖는 반도체 장치의 제조방법 | |
| KR101051953B1 (ko) | 플래쉬 메모리 소자의 게이트 형성방법 | |
| US7592268B2 (en) | Method for fabricating semiconductor device | |
| US7678651B2 (en) | Method for fabricating semiconductor device | |
| KR100840791B1 (ko) | 불휘발성 메모리 장치의 게이트 전극 형성 방법 | |
| KR100522760B1 (ko) | 텅스텐 비트라인을 갖는 메모리소자 제조방법 | |
| TWI749678B (zh) | 記憶元件及其形成方法 | |
| US11581325B2 (en) | Memory structure and manufacturing method thereof | |
| TWI635599B (zh) | 記憶元件的製造方法 | |
| KR100329752B1 (ko) | 계면 치밀화를 위한 실리콘질화막 형성방법 및 그를 이용한 메모리소자 제조방법 | |
| KR20060101587A (ko) | 불 휘발성 메모리 장치의 제조방법 | |
| KR100639465B1 (ko) | Ｎｏｒ형 플래쉬 메모리 소자의 제조 방법 | |
| KR100933683B1 (ko) | 텅스텐 및 실리콘의 공존 상태의 반도체 장치 제조공정에서 선택적 실리콘 산화막 형성 방법 | |
| KR20050064323A (ko) | 플래쉬 메모리 소자의 게이트 형성방법 | |
| US20070161190A1 (en) | Split-gate-type nonvolatile memory device and method of fabricating the same | |
| KR100824535B1 (ko) | 플래시 메모리 셀 및 그 제조 방법 | |
| KR100751685B1 (ko) | 게이트 형성 방법 | |
| KR100990936B1 (ko) | 플래쉬 메모리 소자의 게이트 형성방법 | |
| US20070128842A1 (en) | Method for fabricating semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20140618 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20150617 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20160620 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20170626 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20180618 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20190619 Year of fee payment: 9 |