KR20050064323A - 플래쉬 메모리 소자의 게이트 형성방법 - Google Patents
플래쉬 메모리 소자의 게이트 형성방법 Download PDFInfo
- Publication number
- KR20050064323A KR20050064323A KR1020030095681A KR20030095681A KR20050064323A KR 20050064323 A KR20050064323 A KR 20050064323A KR 1020030095681 A KR1020030095681 A KR 1020030095681A KR 20030095681 A KR20030095681 A KR 20030095681A KR 20050064323 A KR20050064323 A KR 20050064323A
- Authority
- KR
- South Korea
- Prior art keywords
- control gate
- film
- gate
- forming
- upper region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 40
- 229920005591 polysilicon Polymers 0.000 claims abstract description 40
- 125000006850 spacer group Chemical group 0.000 claims abstract description 24
- 150000004767 nitrides Chemical class 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 12
- 238000009279 wet oxidation reaction Methods 0.000 claims abstract description 5
- 239000007789 gas Substances 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000010408 film Substances 0.000 description 74
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229920000642 polymer Polymers 0.000 description 6
- -1 spacer nitride Chemical class 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 소자의 신뢰성을 향상시키는 플래쉬 메모리 소자의 게이트 형성방법을 개시한다. 개시된 본 발명의 방법은, 플로팅 게이트가 구비된 기판을 제공하는 단계; 상기 플로팅 게이트의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 플로팅 게이트의 양측 기판상에 컨트롤 게이트 산화막을 형성하는 단계; 상기 결과물 상에 컨트롤 게이트용 폴리실리콘막, 질화막 및 반사방지막을 차례로 형성하는 단계; 상기 컨트롤 게이트 상부지역의 상기 반사방지막을 선택적으로 제거하여 컨트롤 게이트 상부지역의 질화막을 노출시키는 단계; 상기 컨트롤 게이트 상부지역의 상기 노출된 질화막을 제거하여 상기 컨트롤 게이트용 폴리실리콘막을 노출시키는 단계; 상기 컨트롤 게이트 주변지역에 잔류된 상기 반사방지막을 제거하는 단계; 상기 노출된 컨트롤 게이트용 폴리실리콘막에 습식 산화공정을 실시하여 산화막을 형성하는 단계; 상기 잔류된 질화막을 습식 제거하는 단계; 상기 산화막을 마스크로 이용하여 상기 컨트롤 게이트용 폴리실리콘막 및 컨트롤 게이트 산화막을 차례로 식각하는 단계; 및 상기 산화막을 제거하여 컨트롤 게이트를 형성하는 단계를 포함한다.
Description
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는,안정적인 측면 프로파일(Profile)을 갖는 컨트롤 게이트(Control Gate)를 형성함으로써, 소자의 신뢰성을 향상시키기 위한 플래쉬 메모리 소자의 게이트 형성방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입ㆍ출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입ㆍ출력이 느린 ROM(Read Only Memory) 제품으로 크게 구분할 수 있다. 불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(Elecrtically Erasable and Programmable ROM)과 같이 전기적으로 입ㆍ출력이 가능한 플래쉬 메모리 소자(Flash Memory Device)에 대한 수요가 늘고 있다.
이러한 플래시 소자는 대체로 한 개의 트랜지스터(Transistor)로서 한 비트(Bit)의 저장 상태를 실현하며 전기적으로 프로그래밍과 소거를 수행한다. 이와 같은 특성을 갖는 플래시 메모리 소자는 실리콘 기판 상에 형성된 박막의 터널 산화막과, 절연막의 개재하에 적층된 플로팅 게이트(Floating Gate) 및 컨트롤 게이트(Control Gate)를 포함하여 이루어진다.
도 1a 내지 도 1c는 종래의 기술에 따른 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
이하에서는 종래 기술에 따른 0.18㎛급 MEEL(Merged EEPROM and Logic)소자의 게이트 형성방법을 도 1a 내지 도 1c를 참조하여 설명하도록 한다.
종래의 플래쉬 메모리 소자의 게이트 형성방법은, 도 1a에 도시된 바와 같이, 먼저, 소자분리막(미도시)이 구비된 실리콘 기판(10) 상에 터널 산화막(Tunnel Oxide)(11), 플로팅 게이트용 제1폴리실리콘막(12) 및 하드마스크(Hard Mask)용 산화막(13)이 차례로 적층된 구조를 갖는 플로팅 게이트(14)를 형성한다.
이어서, 상기 플로팅 게이트(14)를 포함한 기판 전면에 스페이서용 산화막(미도시)과 스페이서용 질화막(미도시)을 차례로 증착한다. 다음으로, 상기 스페이서용 질화막과 스페이서용 산화막을 에치백(Etch Back)하고, 이를 통해, 상기 플로팅 게이트(14)의 양측벽에 산화막 스페이서(15a) 및 질화막 스페이서(15b)의 이중 구조로 이루어지는 플로팅 게이트 스페이서(15)를 형성한다.
그리고, 도 1b에 도시된 바와 같이, 상기 플로팅 게이트 스페이서(15)를 포함한 플로팅 게이트(14)의 양측 기판상에 컨트롤 게이트 산화막(16)을 형성한다. 다음으로, 상기 결과물 상에 컨트롤 게이트용 제2폴리실리콘막(17) 및 컨트롤 게이트 형성영역(미도시)을 한정하는 감광막패턴(18)을 차례로 형성한다.
그런 다음, 도 1c에 도시된 바와 같이, 상기 감광막패턴을 식각 장벽으로 이용하여 상기 컨트롤 게이트용 제2폴리실리콘막(17) 및 컨트롤 게이트 산화막(16)을 차례로 식각하여 컨트롤 게이트(19)를 형성한다. 여기서, 상기 컨트롤 게이트(19) 형성을 위한 식각 공정은 플라즈마를 이용한 건식 식각으로 실시한다.
그리고 나서, 상기 감광막패턴을 제거한다.
도 2a 내지 도 2b 및 도 3a 내지 도 3b는 종래의 기술에 따른 문제점을 설명하기 위한 공정별 단면도이다.
종래의 기술에서는, 도 2a에 도시된 바와 같이, 컨트롤 게이트용 제2폴리실리콘막(27)의 형성 시 단차(Topology)(A)가 발생하고, 도 2b에 도시된 바와 같이, 상기 컨트롤 게이트용 제2폴리실리콘막(27)의 건식 식각 과정에서 발생되는 폴리머(Polymer)가 상기 컨트롤 게이트용 제2폴리실리콘막(27)의 단차(A)부분에 첨단(Peak)형상으로 부착된다. 이 때, 상기 첨단(Peak) 형상의 폴리머는 누설(Leakage) 전류를 증가시켜 소자의 특성을 열화시키는 문제점이 발생된다.
도 2a 내지 도 2b에서 미설명된 도면부호 20은 실리콘 기판, 21은 터널산화막, 22는 플로팅 게이트용 제1폴리실리콘막, 23은 산화막, 24는 플로팅 게이트, 25a는 산화막 스페이서, 25b는 질화막 스페이서, 25는 플로팅 게이트 스페이서, 26은 컨트롤 게이트 산화막, 28은 감광막패턴, 29는 컨트롤 게이트를 각각 나타낸 것이다.
뿐만 아니라, 종래의 기술에서는 도 3a에 도시된 바와 같이, 컨트롤 게이트용 제2폴리실리콘막(37) 상에 컨트롤 게이트 형성영역(미도시)을 한정하는 감광막패턴(38)을 형성할 때에, 오버레이 마진(Overlay Margin)의 부족으로 상기 감광막패턴(38)이 플로팅 게이트(34)를 중심으로 좌(Left), 또는, 우(Right)로 치우쳐서 형성되면, 도 3b에 도시된 바와 같이, 상기 감광막패턴(38)을 식각 장벽으로 이용한 상기 컨트롤 게이트용 제2폴리실리콘막(37)의 건식 식각 후, 컨트롤 게이트(39)의 측면 프로파일이 페일(Fail)되는 문제점이 발생된다.
도 3a 내지 도 3b에서 미설명된 도면부호 30은 실리콘 기판, 31은 터널산화막, 32는 플로팅 게이트용 제1폴리실리콘막, 33은 산화막, 34는 플로팅 게이트, 35a는 산화막 스페이서, 35b는 질화막 스페이서, 35는 플로팅 게이트 스페이서, 36은 컨트롤 게이트 산화막을 각각 나타낸 것이다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 컨트롤 게이트용 제2폴리실리콘막 식각 시에 발생되는 폴리머가 상기 컨트롤 게이트용 제2폴리실리콘막의 측벽에 첨단(Peak) 형상으로 부착되는 것을 방지하여 누설(Leakage) 전류를 감소시키는 것을 물론, 감광막패턴 형성 시의 오버레이 마진(Overlay Margin) 부족으로 인한 컨트롤 게이트의 측면 프로파일 페일(Fail)을 방지하여 소자의 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 말명의 플래쉬 메모리 소자의 게이트 형성방법은, 플로팅 게이트가 구비된 기판을 제공하는 단계; 상기 플로팅 게이트의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 플로팅 게이트의 양측 기판상에 컨트롤 게이트 산화막을 형성하는 단계; 상기 결과물 상에 컨트롤 게이트용 폴리실리콘막, 질화막 및 반사방지막을 차례로 형성하는 단계; 상기 컨트롤 게이트 상부지역의 상기 반사방지막을 선택적으로 제거하여 컨트롤 게이트 상부지역의 질화막을 노출시키는 단계; 상기 컨트롤 게이트 상부지역의 상기 노출된 질화막을 제거하여 상기 컨트롤 게이트용 폴리실리콘막을 노출시키는 단계; 상기 컨트롤 게이트 주변지역에 잔류된 상기 반사방지막을 제거하는 단계; 상기 노출된 컨트롤 게이트용 폴리실리콘막에 습식 산화공정을 실시하여 산화막을 형성하는 단계; 상기 잔류된 질화막을 습식 제거하는 단계; 상기 산화막을 마스크로 이용하여 상기 컨트롤 게이트용 폴리실리콘막 및 컨트롤 게이트 산화막을 차례로 식각하는 단계; 및 상기 산화막을 제거하여 컨트롤 게이트를 형성하는 단계를 포함한다.
여기서, 상기 컨트롤 게이트 상부지역의 상기 반사방지막은 N2 및 02 가스 중 어느 하나를 이용하여 선택적으로 제거하고, 상기 컨트롤 게이트 상부지역의 상기 노출된 질화막은 CHF3 및 CH4 가스 중 어느 하나를 사용하여 제거한다. 또한, 상기 컨트롤 게이트 주변지역에 잔류된 상기 반사방지막은 산소 플라즈마로 제거한다.
본 발명에 따르면, 상기 컨트롤 게이트용 폴리실리콘막의 식각 시에 감광막패턴을 이용하지 않으므로 포토오버레이 마진(Photo Overlay Margin)부족으로 인한 컨트롤 게이트 측면 프로파일의 페일(Fail)을 방지할 수 있다. 그리고, 상기 식각되는 컨트롤 게이트용 폴리실리콘막의 두께도 균일하기 때문에 식각 진행시 발생되는 폴리머가 상기 컨트롤 게이트용 폴리실리콘막의 측벽에 첨단(Peak) 형상으로 부착되는 것을 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 실시예에 따른 플래쉬 메모리 소자의 게이트 형성방법은, 도 4a에 도시된 바와 같이, 먼저, 소자분리막(미도시)이 구비된 실리콘 기판(40) 상에 터널 산화막(Tunnel Oxide)(41), 플로팅 게이트용 제1폴리실리콘막(42) 및 하드마스크(Hard Mask)용 산화막(43)이 차례로 적층된 구조를 갖는 플로팅 게이트(44)를 형성한다.
이어서, 상기 플로팅 게이트(44)를 포함한 기판 전면에 스페이서용 산화막(미도시)과 스페이서용 질화막(미도시)을 차례로 증착한다. 다음으로, 상기 스페이서용 질화막과 스페이서용 산화막을 에치백(Etch Back)하고, 이를 통해, 상기 플로팅 게이트(44)의 양측벽에 산화막 스페이서(45a) 및 질화막 스페이서(45b)의 이중 구조로 이루어지는 플로팅 게이트 스페이서(45)를 형성한다.
그리고, 상기 플로팅 게이트 스페이서(45)를 포함한 플로팅 게이트(44)의 양측 기판상에 컨트롤 게이트 산화막(46)을 형성한다. 다음으로, 상기 결과물 상에 컨트롤 게이트용 제2폴리실리콘막(47), 질화막(48) 및 반사방지막(Bottom Anti-Reflective Coating : BARC)(49)을 차례로 형성한다. 이 때, 상기 반사방지막(49)은 코팅(Coating) 특성상 상기 컨트롤 게이트(미도시)의 상부 지역에 보다 컨트롤 게이트의 주변 지역에 더 두껍게 형성된다.
그런 다음, 도 4b에 도시된 바와 같이, 상기 컨트롤 게이트 상부 지역의 상기 반사방지막을 N2 및 02 가스 중 어느 하나를 이용한 에치백으로 선택적으로 제거한다. 이에, 상기 컨트롤 게이트 상부 지역의 질화막(48)이 노출된다. 그리고, 상기 컨트롤 게이트 주변 지역의 상기 반사방지막은 제거되지 않고 잔류하고 있다. 이어서, 상기 컨트롤 게이트 상부 지역의 상기 노출된 질화막(48)을 CHF3 및 CH4 가스 중 어느 하나를 사용하여 제거하여 상기 컨트롤 게이트용 제2폴리실리콘막(47)을 노출시킨다. 이 때, 상기 컨트롤 게이트 주변 지역의 질화막(48)은 상기 컨트롤 게이트 주변 지역에 잔류된 반사방지막으로 인해 제거되지 않고 잔류된다.
그리고 나서, 상기 컨트롤 게이트 주변 지역에 잔류된 상기 반사방지막을 산소 플라즈마로 제거한다.
그리고, 도 4c에 도시된 바와 같이, 상기 노출된 컨트롤 게이트용 제2폴리실리콘막(47)에 습식 산화(Wet Oxidation)공정을 실시하여 산화막(50)을 형성한다. 여기서, 상기 습식 산화공정은 H2O 분위기 내에서 800℃의 온도 조건으로 실시하며, 200Å의 두께를 타겟(Target)으로 산화시킨다.
다음으로, 도 4d에 도시된 바와 같이, 상기 잔류된 질화막을 인산을 이용하여 습식(Wet) 제거한다.
이이서, 도 4e에 도시된 바와 같이, 상기 산화막을 마스크로 이용하여 상기 컨트롤 게이트용 제2폴리실리콘막(48) 및 컨트롤 게이트 산화막(46)을 차례로 식각한 다음, 상기 산화막을 제거하여 컨트롤 게이트(51)를 형성한다. 여기서, 상기 산화막은 BOE(Buffered Oxide Etchant) 및 희석된(Diluted) HF 중 어느 하나를 이용하여 제거한다.
이와 같이 하면, 상기 컨트롤 게이트용 제2폴리실리콘막의 식각 시에 감광막패턴을 이용하지 않으므로 포토오버레이 마진(Photo Overlay Margin)부족으로 인한 컨트롤 게이트 측면 프로파일의 페일(Fail)을 방지할 수 있다. 그리고, 상기 식각되는 컨트롤 게이트용 제2폴리실리콘막의 두께도 균일하기 때문에 식각 진행시 발생되는 폴리머가 상기 컨트롤 게이트용 제2폴리실리콘막의 측벽에 첨단(Peak) 형상으로 부착되는 것을 방지할 수 있다.
이상에서와 같이, 본 발명은 컨트롤 게이트용 폴리실리콘막의 식각 시에 감광막패턴을 이용하지 않으므로, 포토오버레이 마진(Photo Overlay Margin)부족으로 인한 컨트롤 게이트 측면 프로파일의 페일(Fail)을 방지할 수 있다.
또한, 본 발명에서는 상기 식각되는 컨트롤 게이트용 폴리실리콘막의 두께도 균일하기 때문에 식각 진행시 발생되는 폴리머가 상기 컨트롤 게이트용 폴리실리콘막의 측벽에 첨단(Peak) 형상으로 부착되는 것을 방지할 수 있다. 따라서, 누설(Leakage) 전류를 감소시킬 수 있고, 소자의 특성을 향상시킬 수 있다.
도 1a 내지 도 1c는 종래의 기술에 따른 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2b는 종래의 기술에 따른 문제점을 설명하기 위한 공정별 단면도.
도 3a 내지 도 3b는 종래의 기술에 따른 문제점을 설명하기 위한 공정별 단면도.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
40:실리콘 기판 41:터널 산화막
42:플로팅 게이트용 제1폴리실리콘막 43:하드마스크용 산화막
44:플로팅 게이트 45a:산화막 스페이서
45b:질화막 스페이서 45:플로팅 게이트 스페이서
46:컨트롤 게이트 산화막 47:컨트롤 게이트용 제2폴리실리콘막
48:질화막 49:반사방지막
50:산화막 51:컨트롤 게이트
Claims (4)
- 플로팅 게이트가 구비된 기판을 제공하는 단계;상기 플로팅 게이트의 양측벽에 스페이서를 형성하는 단계;상기 스페이서를 포함한 플로팅 게이트의 양측 기판상에 컨트롤 게이트 산화막을 형성하는 단계;상기 결과물 상에 컨트롤 게이트용 폴리실리콘막, 질화막 및 반사방지막을 차례로 형성하는 단계;상기 컨트롤 게이트 상부지역의 상기 반사방지막을 선택적으로 제거하여 컨트롤 게이트 상부지역의 질화막을 노출시키는 단계;상기 컨트롤 게이트 상부지역의 상기 노출된 질화막을 제거하여 상기 컨트롤 게이트용 폴리실리콘막을 노출시키는 단계;상기 컨트롤 게이트 주변지역에 잔류된 상기 반사방지막을 제거하는 단계;상기 노출된 컨트롤 게이트용 폴리실리콘막에 습식 산화공정을 실시하여 산화막을 형성하는 단계;상기 잔류된 질화막을 습식 제거하는 단계;상기 산화막을 마스크로 이용하여 상기 컨트롤 게이트용 폴리실리콘막 및 컨트롤 게이트 산화막을 차례로 식각하는 단계; 및상기 산화막을 제거하여 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
- 제 1항에 있어서, 상기 컨트롤 게이트 상부지역의 상기 반사방지막은 N2 및 02 가스 중 어느 하나를 이용하여 선택적으로 제거하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
- 제 1항에 있어서, 상기 컨트롤 게이트 상부지역의 상기 노출된 질화막은 CHF3 및 CH4 가스 중 어느 하나를 사용하여 제거하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
- 제 1항에 있어서, 상기 컨트롤 게이트 주변지역에 잔류된 상기 반사방지막은 산소 플라즈마로 제거하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030095681A KR20050064323A (ko) | 2003-12-23 | 2003-12-23 | 플래쉬 메모리 소자의 게이트 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030095681A KR20050064323A (ko) | 2003-12-23 | 2003-12-23 | 플래쉬 메모리 소자의 게이트 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050064323A true KR20050064323A (ko) | 2005-06-29 |
Family
ID=37255935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030095681A KR20050064323A (ko) | 2003-12-23 | 2003-12-23 | 플래쉬 메모리 소자의 게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050064323A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100856297B1 (ko) * | 2005-07-08 | 2008-09-03 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 형성 방법 |
| KR100864623B1 (ko) * | 2006-03-29 | 2008-10-22 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 제조 방법 |
-
2003
- 2003-12-23 KR KR1020030095681A patent/KR20050064323A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100856297B1 (ko) * | 2005-07-08 | 2008-09-03 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 형성 방법 |
| KR100864623B1 (ko) * | 2006-03-29 | 2008-10-22 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7763928B2 (en) | Multi-time programmable memory | |
| JP2008066689A (ja) | 半導体素子の製造方法 | |
| KR20090065611A (ko) | 유전막 패턴 형성 방법 및 이를 이용한 비휘발성 메모리소자 제조방법. | |
| KR100706780B1 (ko) | 주변영역의 선폭을 줄일 수 있는 반도체 소자 제조 방법 | |
| US7413960B2 (en) | Method of forming floating gate electrode in flash memory device | |
| KR100824633B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| JP4391354B2 (ja) | 側壁方式を用いたフラッシュメモリの形成方法 | |
| KR100597646B1 (ko) | 플래쉬 메모리의 플로팅 게이트 제조 방법 | |
| KR20050064323A (ko) | 플래쉬 메모리 소자의 게이트 형성방법 | |
| KR100223277B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| US7498226B2 (en) | Method for fabricating semiconductor device with step gated asymmetric recess | |
| KR100990936B1 (ko) | 플래쉬 메모리 소자의 게이트 형성방법 | |
| KR20060075442A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| US20070161252A1 (en) | Method of manufacturing flash memory and flash memory manufactured from the method | |
| KR20010002009A (ko) | 비휘발성 메모리 장치의 제조 방법 | |
| KR101068141B1 (ko) | Ｍｅｅｌ 소자 제조방법 | |
| KR101051953B1 (ko) | 플래쉬 메모리 소자의 게이트 형성방법 | |
| KR20080000785A (ko) | 낸드 플래시 메모리 소자의 제조 방법 | |
| KR101051688B1 (ko) | 비휘발성메모리 및 그의 제조 방법 | |
| KR100624947B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR20050031299A (ko) | 플래시 메모리의 컨트롤 게이트 제조방법 | |
| KR100592771B1 (ko) | 이피롬 소자의 제조 방법 | |
| KR20050108145A (ko) | 낸드 플래쉬 메모리 소자의 제조 방법 | |
| KR20030059950A (ko) | 스플릿 게이트 플래쉬 메모리 소자의 제조방법 | |
| KR100489517B1 (ko) | 비휘발성 메모리 장치의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |