KR100856297B1 - 플래시 메모리 소자의 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 반도체기판 상부에 터널 산화막, 플로팅 게이트용 도전층, 유전체막 및 제 1폴리실리콘막을 순차적으로 형성하는 단계; 상기 제 1폴리실리콘막 상부에 하부반사방지막을 형성한 후, 소오스/드레인 셀렉트 라인이 형성될 영역 중앙부의 하부반사방지막, 제 1폴리실리콘막 및 유전체막을 순차적으로 제거하는 단계; 폴리실리콘을 매립하여 제 2폴리실리콘막을 형성한 후 평탄화 하는 단계; 상기 제 2폴리실리콘막을 포함한 전체구조상부에 텅스텐층을 형성하고 게이트 하드마스크 공정 및 식각공정에 의해 셀영역, 소오스 및 드레인 셀렉트 영역, 주변회로 영역에 동시에 게이트 라인을 형성하는 단계를 포함하는 플래시 메모리 소자의 게이트 형성 방법이 개시된다.
소오스/드레인 선택 라인(SSL/DSL), 하부반사방지막(BARC), 레서듀(Residue), 임계치수(Critical Dimension; CD)
Description
도 1a 내지 도 1f는 본 발명의 실시예에 따른 플래시 메모리 소자의 게이트 형성 공정을 나타낸 단면도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 102 : 터널 산화막
104 : 플로팅 게이트용 도전층 106 : 유전체막
108 : 제 1폴리실리콘막 110 : 하부 반사방지막(BARC)
112 : 유전체 오픈 하드마스크 114 : 제 2폴리실리콘막
116 : 텅스텐층 118 : 제 1폴리실리콘막
120 : 게이트 하드마스크 122 : 반사방지막(ARC)
본 발명은 플래시 메모리 소자의 게이트 형성 방법에 관한 것으로서, 특히 공정수를 줄일 수 있고, 게이트 마스크 오버레이 마진을 극대화 시킬 수 있는 플래시 메모리 소자의 게이트 형성 방법에 관한 것이다.
통상적으로 DRAM(Dynamic Random Access Memory) 혹은 플래시 메모리(Flash memory)를 포함한 불휘발성 메모리 소자(Non-Volatile Memory)와 같은 반도체 메모리 소자의 유전체막으로 ONO(Oxide/Nitride/Oxide) 구조의 유전체막을 사용한다. 유전체막은 산화막/질화막/산화막이 순차적으로 적층된 구조이다.
이하, 종래의 플래시 메모리 소자의 게이트 형성 공정을 간략하게 설명한다.
반도체 기판상에 터널 산화막을 일정 두께로 형성하며, 이 터널 산화막 상부에는 플로팅 게이트용 도전층을 형성한다. 플로팅 게이트용 도전층 상부에는 유전체막이 형성되는데, 이 유전체막은 산화막, 질화막, 산화막이 순차적으로 적층되어 형성된다.
유전체막 상부에 제 1폴리실리콘막을 형성한 후, 셀 영역을 제외한 영역(소오스/드레인 셀렉트 라인 형성 영역 및 주변회로 영역)의 제 1폴리실리콘막을 유전체 오픈 마스크를 이용하여 제거한다. 다음, 셀 영역을 제외한 영역의 유전체막을 BOE 및 H3PO4를 이용한 습식 식각공정을 통해 제거한다.
이후, 전체구조상부에 폴리실리콘, 텅스텐 및 게이트 하드마스크를 형성한 다음 식각공정을 실시하면, 셀 영역은 유전체막에서 식각이 멈춰지고 셀 영역을 제외한 영역은 유전체가 이미 식각되었기 때문에 플로팅 게이트용 도전층까지 식각이 진행된다.
다음, 셀 영역을 제외한 영역은 마스크로 클로즈(Close)하고 셀 영역에 남아있는 유전체막 및 플로팅 게이트용 도전층을 SAE(Self Aligned Etch) 마스크를 이 용하여 제거한다. 그로인하여 게이트가 형성된다.
상기와 같은 종래 플래시 메모리 소자의 게이트 형성 방법은 게이트를 형성하기 위한 공정이 복잡하다.
또한, 셀 영역 및 주변회로 영역의 스택(Stack) 구조가 서로 다르므로 게이트를 형성하기 위한 에칭공정시 충분한 오버 에치(Over Etch)를 실시하기 어려우며 이로인해 플로팅 게이트용 도전층의 레서듀(Residue) 제거를 효과적으로 할 수 없는 문제점이 있다.
본 발명의 목적은 소오스/드레인 선택 라인(SSL/DSL) 중앙에 하부반사방지막 슬로프 에칭(Barc Slope Etching) 및 폴리 슬로프 에칭(Poly Slope Etching) 방식을 적용한 유전체막 오픈 영역을 형성하여, 공정수를 줄이고 유전체막 오픈 영역을 최소화하여 유전체 오픈 마스크 및 게이트 마스크 오버레이 마진(Gate Mask Overlay Margin)을 극대화 시킬 수 있는 플래시 메모리 소자의 게이트 형성 방법을 제공함에 있다.
또한, 본 발명의 다른 목적은 유전체막이 소오스/드레인 선택 라인 중앙에 형성되기 때문에 셀 영역과 주변회로 영역이 동일 스택(Stack)으로 구성되어 플로팅 게이트용 도전층의 레서듀(Residue) 제거를 효과적으로 할 수 있어 수율향상에 기여 할 수 있는 플래시 메모리 소자의 게이트 형성 방법을 제공함에 있다.
본 발명의 실시예에 따른 플래시 메모리 소자의 게이트 형성 방법은, 반도체 기판 상부에 터널 산화막, 플로팅 게이트용 도전층, 유전체막 및 제 1폴리실리콘막을 순차적으로 형성하는 단계; 상기 제 1폴리실리콘막 상부에 하부반사방지막을 형성한 후, 소오스/드레인 셀렉트 라인이 형성될 영역 중앙부의 하부반사방지막, 제 1폴리실리콘막 및 유전체막을 순차적으로 제거하는 단계; 폴리실리콘을 매립하여 제 2폴리실리콘막을 형성한 후 평탄화 하는 단계; 상기 제 2폴리실리콘막을 포함한 전체구조상부에 텅스텐층을 형성하고 게이트 하드마스크 공정 및 식각공정에 의해 셀영역, 소오스 및 드레인 셀렉트 영역, 주변회로 영역에 동시에 게이트 라인을 형성하는 단계를 포함한다.
상기 제 1폴리실리콘막은 800 내지 1200 Å 으로 형성한다. 상기 하부반사방지막은 제 1폴리실리콘막의 임계치수를 조절하기 위해 기울기를 갖도록 제거된다.
상기 하부반사방지막의 제거에 사용되는 가스는 HBr 을 포함한다. 상기 제 1폴리실리콘막의 제거는 폴리 슬로프 에칭(Poly Slope Etching) 방식을 적용하여 85도 이하의 기울기로 제거한다.
상기 제 1폴리실리콘막의 제거는 HBr 과 N2 혼합가스 또는 Cl2 와 N2 혼합가스를 사용한다. 상기 유전체막의 제거는 인시츄(In-situ)로 건식 식각(Dry Etch)을 통해 제거한다.
상기 평탄화는 제 2 폴리실리콘막을 에치백(Etchback)하여 600 내지 700 Å의 제 1 폴리실리콘막을 남긴다. 상기 제 2폴리실리콘막은 유전체막 높이로 형성된다.
상기 게이트 하드마스크 공정은, 상기 텅스텐층 상부에 캡핑층, 게이트 하드마스크 및 반사방지막을 형성하는 단계; 상기 셀 영역, 소오스 및 드레인 셀렉트 영역, 및 주변회로 영역의 각 게이트 영역을 정의하기 위한 감광막 패턴을 상기 반사방지막 상부에 형성하는 단계; 상기 감광막 패턴을 마스크로 노출된 반사방지막 및 게이트 하드마스크를 제거하여 하드 마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 마스크로 노출된 영역을 상기 반도체 기판이 노출될 때까지 제거하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 플래시 메모리 소자의 게이트 형성 공정을 나타낸 반도체 소자의 단면도 이다.
도 1a는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 게이트 형성을 위한 준비단계로 유전체를 오픈할 영역에 유전체 오픈 마스크를 형성한 반도체 소자의 단면도 이다.
도 1a를 참조하면, 먼저 반도체기판(100) 상부에 터널 산화막(102), 플로팅 게이트용 도전층(104), 유전체막(106) 및 제 1폴리실리콘막(108)을 순차적으로 형성한다. 유전체막(106)은 ONO 구조를 갖는다.
상기 제 1폴리실리콘막(108)은 후공정인 에칭(Etching) 공정시 폴리 슬로프(Poly Slope)를 이용하여 임계치수(Critical Dimension; CD)을 조절할 수 있는 중요한 요소이기 때문에 800 내지 1200 Å 으로 높게 형성한다.
상기 제 1폴리실리콘막(108)의 상부에는 하부반사방지막(BARC)(110)을 형성 하는데, 상기 하부반사방지막(110)의 역할은 마스크시 난반사를 줄이는 역할뿐 아니라 이후 상기 제 1폴리실리콘막(108) 식각시 임계치수(CD)를 콘드롤(Control) 하는 역할을 수행한다.
상기 하부반사방지막(110) 상부에는 소오스/드레인 셀렉트 라인(SSL/DSL)이 형성될 부분의 중앙부를 오픈하기 위한 유전체막 오픈 마스크(ONO Mask)(112)를 형성한다.
또한, 도면에는 도시되지 않았으나, 주변회로 영역의 트랜지스터가 형성될 부분에도 중앙부를 오픈하기 위한 유전체막 오픈 마스크(112)를 형성한다.
도 1b는 도 1a의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1b를 참조하면, 도 1a에서 형성한 유전체막 오픈 마스크(112)로 오픈된 영역의 하부반사방지막(110)을 제거한다.
상기 하부반사방지막(110)의 제거는 기울기를 갖게 식각하는 방식인 하부반사방지막 슬로프 에칭(Barc Slope Etching) 방식을 통해 실시하며, 식각 가스(Gas)로는 HBr 을 사용하는 것이 바람직하다.
여기서, 상기 하부반사방지막 슬로프 에칭 방식에 의해 형성되는 기울기를 통해 임계치수를 조절할 수 있다.
도 1c는 도 1b의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1c를 참조하면, 도 1b에서 제거된 반사방지막(110)의 폭에 따라 폴리 슬로프 에칭(Poly Slope Etching) 법을 적용하여 약 85도 이하의 기울기를 갖게 제 1폴리실리콘막 (108)을 제거한다. 제 1폴리실리콘막(108)의 제거는 HBr 과 N2 혼합가스 또는 Cl2 와 N2 혼합가스를 사용한다.
다음, 유전체막(106)을 제거하는데, 유전체막(106)의 제거는 인시츄(In-situ)로 건식 식각(Dry Etch)을 통해 제거한다.
이때, 상기 유전체막(106)의 오버에치(Over Etch)로 인하여 플로팅 게이트용 도전층(104)도 일부 제거되어 로스(Loss)가 발생하며, 상기 오버에치는 200 Å 이하로 조절하는 것이 바람직하다.
도 1d는 도 1c의 다음공정을 진행한 반도체 소자의 단면도 이다. 도 1d를 참조하면, 도 1c에서 유전체막(106)을 오픈하기 위해 사용되었던 유전체막 오픈 마스크(112)와 잔류된 반사방지막(110)을 순차적으로 제거한 후, 전체구조상부에 폴리실리콘을 매립하여 제 2폴리실리콘막(114)을 형성한다.
상기 제 2폴리실리콘막(114)의 매립은 유전체막(106)만 매립시키면 되므로 500 Å 이하로 낮게 형성하여도 무방하다.
도 1e는 도 1d의 다음공정을 진행한 반도체 소자의 단면도 이다. 도 1e를 참조하면, 전체구조상부에 형성한 제 2폴리실리콘막(114)을 평탄화 한 후, 텅스텐층(116), 캡핑층(118), 게이트 하드마스크(120) 및 반사방지막(ARC)(122)을 순차적으로 형성한다.
상기 제 2폴리실리콘막(114)의 평탄화 공정은 제 1폴리실리콘막(108) 까지 에치백(Etchback) 하는 방식으로 진행하며, 상기 제 1폴리실리콘막(108)은 600 내 지 700 Å 만을 남기는 것이 바람직하다.
도 1f는 도 1e의 다음공정을 진행한 반도체 소자의 단면도 이다. 도 1f를 참조하면, 전체구조상부에 셀 영역(Cell Region), 소오스/드레인 셀렉트 라인 영역(SSL/DSL), 주변회로 영역(Peri Region)의 각 게이트 영역을 정의하기 위한 감광막(미도시) 패턴을 형성한다.
감광막(미도시) 패턴을 마스크로 이용한 식각공정에 의해게이트 하드마스크(120)를 패터닝하고, 상기 게이트 하드마스크(120) 패턴을 마스크로 노출된 영역을 반도체 기판(100)이 노출될 때까지 식각하여 게이트를 셀 영역(Cell Region), 소오스/드레인 셀렉트 라인 영역(SSL/DSL), 주변회로 영역(Peri Region)에 동시에 형성한다.
또한, 도면에는 도시되지 않았으나, 주변회로 영역의 트랜지스터가 형성될 부분에도 본 발명에 따른 플래시 메모리 소자의 게이트 형성 방법이 적용되기 때문에 셀 영역 및 주변회로 영역을 동시에 에칭할 수 있으므로 종래의 SAE(Self Aligned Etch) 마스크 및 에칭공정을 생략할 수 있다.
상기와 같은 도 1a 내지 도 1f의 공정을 수행하면, 소오스/드레인 선택 라인(SSL/DSL) 중앙에 하부반사방지막 슬로프 에칭(Barc Slope Etching) 및 폴리 슬로프 에칭(Poly Slope Etching) 방식을 적용한 유전체막 오픈 영역을 형성할 수 있게 되어, 공정수를 줄이고 유전체막 오픈 영역을 최소화하여 유전체 오픈 마스크 및 게이트 마스크 오버레이 마진(Gate Mask Overlay Margin)을 극대화 할 수 있다.
또한, 유전체막이 소오스/드레인 선택 라인 중앙에 형성되기 때문에 셀 영역 과 주변회로 영역이 동일 스택(Stack)으로 구성되어 플로팅 게이트용 도전층의 레서듀(Residue) 제거를 효과적으로 할 수 있어 수율향상에 기여 할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 소오스/드레인 선택 라인(SSL/DSL) 중앙에 하부 반사방지막 슬로프 에칭(Barc Slope Etching) 및 폴리 슬로프 에칭(Poly Slope Etching) 방식을 적용한 유전체막 오픈 영역을 형성하여, 공정수를 줄이고 유전체막 오픈 영역을 최소화하여 유전체 오픈 마스크 및 게이트 마스크 오버레이 마진(Gate Mask Overlay Margin)을 극대화 할 수 있다.
또한, 유전체막이 소오스/드레인 선택 라인 중앙에 형성되기 때문에 셀 영역과 주변회로 영역이 동일 스택(Stack)으로 구성되어 플로팅 게이트용 도전층의 레서듀(Residue) 제거를 효과적으로 할 수 있어 수율향상에 기여 할 수 있다.
Claims (10)
- 반도체기판 상부에 터널 산화막, 플로팅 게이트용 도전층, 유전체막 및 제 1폴리실리콘막을 순차적으로 형성하는 단계;상기 제 1폴리실리콘막 상부에 하부반사방지막을 형성한 후, 소오스/드레인 셀렉트 라인이 형성될 영역 중앙부의 하부반사방지막, 제 1폴리실리콘막 및 유전체막을 순차적으로 식각하는 단계;상기 중앙부에 폴리실리콘을 매립하고 평탄화하여 상기 플로팅 게이트용 도전층 및 상기 제1 폴리실리콘막과 접하는 제 2폴리실리콘막을 형성하는 단계;상기 제 2폴리실리콘막을 포함한 전체구조상부에 텅스텐층을 형성하고 게이트 하드마스크 공정 및 식각공정에 의해 셀영역, 소오스 및 드레인 셀렉트 영역, 주변회로 영역에 동시에 게이트 라인을 형성하는 단계를 포함하는 플래시 메모리 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 제 1폴리실리콘막은 800 내지 1200 Å 으로 형성하는 플래시 메모리 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 하부반사방지막은 측벽을 경사지게 식각하여 상기 제 1폴리실리콘막이 노출되는 폭의 임계 치수를 조절하는 플래시 메모리 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 하부반사방지막의 제거에 사용되는 가스는 HBr 을 포함하는 플래시 메모리 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 제 1폴리실리콘막은 폴리 슬로프 에칭(Poly Slope Etching) 방식으로 측벽이 경사지게 식각되는 플래시 메모리 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 제 1폴리실리콘막의 제거는 HBr 과 N2 혼합가스 또는 Cl2 와 N2 혼합가스를 사용하는 플래시 메모리 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 유전체막의 제거는 인시츄(In-situ)로 건식 식각(Dry Etch)을 통해 제거하는 플래시 메모리 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 평탄화는 제 2 폴리실리콘막을 에치백(Etchback)하여 600 내지 700 Å의 제 1 폴리실리콘막을 남기는 플래시 메모리 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 제 2폴리실리콘막은 유전체막 높이로 형성되는 플래시 메모리 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 게이트 하드마스크 공정은,상기 텅스텐층 상부에 캡핑층, 게이트 하드마스크 및 반사방지막을 형성하는 단계;상기 셀 영역, 소오스 및 드레인 셀렉트 영역, 및 주변회로 영역의 각 게이트 영역을 정의하기 위한 감광막 패턴을 상기 반사방지막 상부에 형성하는 단계;상기 감광막 패턴을 마스크로 노출된 반사방지막 및 게이트 하드마스크를 제거하여 하드 마스크 패턴을 형성하는 단계;상기 하드마스크 패턴을 마스크로 노출된 영역을 상기 반도체 기판이 노출될 때까지 제거하는 단계를 포함하는 플래시 메모리 소자의 게이트 형성 방법.
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| KR20050002304A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 플래시 메모리소자의 플로팅 게이트 및 그 형성방법 |
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2005
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Patent Citations (2)
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