KR20080003556A - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 도핑 농도를 조정해서 이중의 일함수(Dual Work Function)를 갖는 게이트전극을 구비함으로써, 높은 트랜스 컨덕턴스(gm)와 낮은 드레인 컨덕턴스(gds)를 갖으며, 숏채널 효과를 줄일 수 있는 반도체 소자 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체 소자는 반도체 기판과, 상기 반도체 기판 상에 서로 다른 도핑 농도를 갖음에 의해서 이중의 일함수를 갖도록 제 1, 제 2 영역으로 나뉘어 구성된 게이트전극과, 상기 게이트 전극 양측의 상기 반도체 기판에 형성된 소오스/드레인 영역을 포함하여 이루어진 것에 그 특징이 있다.
게이트전극, 일함수, 도핑 농도, NMOS, PMOS
Description
도 1은 종래의 반도체 소자를 나타낸 구조 단면도
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자를 나타낸 구조 단면도
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자를 나타낸 구조 단면도
도 4는 본 발명과 종래의 NMOS 트랜지스터의 트랜스 컨덕턴스(gm)를 비교한 데이터도
도 5은 본 발명과 종래의 NMOS 트랜지스터의 드레인 컨덕턴스(gds)를 비교한 데이터도
도 6은 본 발명과 종래의 PMOS 트랜지스터의 트랜스 컨덕턴스(gm)를 비교한 데이터도
도 7은 본 발명과 종래의 PMOS 트랜지스터의 드레인 컨덕턴스(gds)를 비교한 데이터도
도 8a 내지 도 8d는 본 발명의 제 1 실시예에 따른 NMOS 트랜지스터의 제 1 제조방법을 나타낸 공정 단면도
도 9a 내지 도 9d는 본 발명의 제 1 실시예에 따른 NMOS 트랜지스터의 제 2 제조방법을 나타낸 공정 단면도
도 10a 내지 도 10d는 본 발명의 제 2 실시예에 따른 PMOS 트랜지스터의 제 1 제조방법을 나타낸 공정 단면도
도 11a 내지 도 11d는 본 발명의 제 2 실시예에 따른 PMOS 트랜지스터의 제 2 제조방법을 나타낸 공정 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
21, 31, 81, 91, 101, 111 : 반도체기판
22, 32, 82, 92, 102, 112 : 게이트절연막
23, 33, 83, 93, 103, 113 : 게이트전극
23a, 33a, 83a, 93a, 103a, 113a : 제 1 영역
23b, 33b, 83b, 93b, 103b, 113b : 제 2 영역
24a, 34a, 88a, 98a, 108a, 118a: 소오스영역
24b, 34b, 88b, 98b, 108b, 118b : 드레인영역
25a, 25b, 35a, 35b, 85, 95, 105, 115 : LDD영역
84, 94, 104, 114 : 제 1 감광막
86, 96, 106, 116 : 측벽절연막
87, 97, 107, 117 : 제 2 감광막
본 발명은 반도체 소자에 대한 것으로, 특히 도핑 농도를 조절하여 이중의 일함수(Dual Work Function)를 갖는 게이트전극을 구성한 반도체 소자 및 그의 제조방법에 관한 것이다.
먼저, 첨부 도면을 참조하여 종래의 반도체 소자에 대하여 설명하면 다음과 같다.
도 1은 종래의 반도체 소자를 나타낸 구조 단면도이다.
종래의 반도체 소자는, 도 1에 도시한 바와 같이, 반도체 기판(1)의 일영역 상에 게이트절연막(2)과 게이트전극(3)이 적층 형성되어 있고, 상기 게이트전극(3) 양측의 반도체 기판(1)내에는 소오스영역(4a) 및 드레인영역(4b)이 형성되어 있다. 그리고, 게이트전극(3) 양측 가장자리 하부에는 LDD 영역(5a, 5b)이 형성되어 있다.
상기의 반도체 소자를 0.25㎛ 이하의 로직 소자에 적용할 경우, 먼저, NMOS 트랜지스터로 구성할 경우에는, 게이트 전극(3) 및 소오스/드레인 영역(4a, 4b)을 n+형으로 도핑하고, 기판(1)은 p형으로 도핑한다.
그리고, 상기 반도체 소자를 PMOS 트랜지스터로 구성할 경우에는, 게이트 전극(3) 및 소오스/드레인 영역(4a, 4b)은 p+형으로 도핑하고, 기판(1)은 n형으로 도핑한다.
상기의 구성을 갖는 종래의 반도체 소자는 게이트전극(3)이 단일 불순물로 도핑되어 있기 때문에, 채널 영역의 포텐셜 분포가 균일한 프로파일을 갖는다.
상기에서와 같이 종래의 반도체 소자는 MOSFET 소자로써, 이와 같은 모스펫(MOSFET) 소자의 중요한 전기적인 특성 중 하나는 트랜스 컨덕턴 스(transconductance)(gm)와 드레인 컨덕턴스(drain conductance)(gds)이다.
특히, 아날로그 증폭기 동작에서는 트랜스 컨덕턴스가 증가할수록 전압 이득(gain)을 높일 수 있고, 디지털 회로에서는 구동 전류를 높일 수 있다.
아날로그 회로의 다른 예로서, 전류 거울(current mirror)로 동작하는 경우에는 gds가 감소할수록 출력 저항을 높일 수 있으므로, 이상적인 전류원(current source)을 생성할 수 있다. 이것은 증폭기의 액티브 로드(active load)로 사용시 출력 저항을 높일 수 있기 때문이다.
현재까지 MOSFET 소자의 gm을 개선하기 위해서는 디자인 룰(design rule)을 줄이는 방법을 이용하여 왔다. 그러나, 아날로그 회로에서는 출력저항도 함께 높여야 하므로 회로 설계시 채널 길이(channel length)가 작은 소자보다는 비교적 큰 디멘젼의 채널 길이를 갖는 소자를 이용하여 설계해야 한다. 즉, 채널 길이 변조를 방지하기 위해서는 채널 길이가 작은 소자를 사용하지 못한다. 결론적으로, 채널 길이를 조정하여 아날로그 소자를 설계할 경우에는 트랜스 컨덕턴스(gm)와 드레인 컨덕턴스(gds)를 모두 최적화 시키기가 상당히 어렵다.
또한, 소자의 디멘젼이 감소하면서 발생하는 DIBL(Drain Induced Barrier Lowering), 핫-캐리어, 펀치 스루우(Punch-through) 등과 같은 숏 채널 효과들(Short Channel Effects : SCEs)을 방지하기 위해서는 채널 영역의 도핑 및 소자의 물리적인 구조를 변경하는 해결책들을 추가적으로 반영하여야 하는 어려움이 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로, 본 발명의 목적은 도핑 농도를 조정해서 이중의 일함수(Dual Work Function)를 갖는 게이트전극을 구비함으로써, 높은 트랜스 컨덕턴스(gm)와 낮은 드레인 컨덕턴스(gds)를 갖는 반도체 소자 및 그의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 도핑 농도를 조정해서 이중의 일함수를 갖는 게이트전극을 구비함으로써, 숏채널 효과를 줄일 수 있는 반도체 소자 및 그의 제조방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 반도체 기판과, 상기 반도체 기판 상에 서로 다른 도핑 농도를 갖음에 의해서 이중의 일함수를 갖도록 제 1, 제 2 영역으로 나뉘어 구성된 게이트전극과, 상기 게이트 전극 양측의 상기 반도체 기판에 형성된 소오스/드레인 영역을 포함하여 이루어진 것에 그 특징이 있다.
상기에서 게이트전극의 제 1, 제 2 영역에는 동일 도전형의 불순물 이온이 도핑되고, 상기 게이트전극은 폴리실리콘층으로 구성된다.
그리고, 상기 제 1 영역은 상기 소오스영역에 인접하고, 상기 제 2 영역은 상기 드레인영역에 인접할 때, 상기 제 1 영역의 도핑 농도가 상기 제 2 영역의 도핑 농도보다 작은 것을 특징이 있다.
또한, 상기 제 1, 제 2 영역에 제 1 도전형 불순물 이온이 주입될 경우, 상기 제 1 영역의 일함수가 상기 제 2 영역의 일함수보다 크고, 상기 제 1, 제 2 영 역에 제 2 도전형 불순물 이온이 주입될 경우, 상기 제 1 영역의 일함수가 상기 제 2 영역의 일함수보다 작은 것에 특징이 있다.
상기에서 제 1 도전형은 n형이고, 제 2 도전형은 p형이다.
또한, 상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자는, 반도체 기판과, 상기 반도체 기판 상에 서로 다른 도핑 농도를 갖음에 의해서 제 1 영역의 일함수가 제 2 영역의 일함수보다 크게 구성된 게이트전극과, 상기 게이트 전극 양측의 상기 반도체 기판에 형성된 소오스/드레인 영역을 포함하여 이루어진 것에 그 특징이 있다.
이때, 상기 제 1 영역은 소오스영역에 인접하고, 상기 제 2 영역은 드레인영역에 인접하며, 상기 제 1 영역은 제 2 영역보다 저농도의 제 1 도전형 불순물 이온이 도핑되어 있으며, 상기 소오스/드레인 영역에는 고농도의 제 1 도전형 불순물 이온이 도핑되고, 상기 반도체 기판은 제 2 도전형으로 도핑되어 있다.
이때도, 제 1 도전형은 n형이고, 제 2 도전형은 p형이다.
또한, 상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는 반도체 기판과, 상기 반도체 기판 상에 서로 다른 도핑 농도를 갖음에 의해서 제 1 영역의 일함수가 제 2 영역의 일함수보다 작게 구성된 게이트전극과, 상기 게이트 전극 양측의 상기 반도체 기판에 형성된 소오스/드레인 영역을 포함하여 이루어진 것을 그 특징이 있다.
이때, 상기 제 1 영역은 상기 소오스영역에 인접하고, 상기 제 2 영역은 상기 드레인영역에 인접하고, 상기 제 1 영역은 제 2 영역보다 저농도의 제 2 도전형 불순물 이온으로 도핑되어 있으며, 상기 소오스/드레인 영역은 고농도의 제 2 도전형 불순물 이온으로 도핑되고, 상기 반도체기판은 제 1 도전형으로 구성되어 있다. 이때도 상기 제 1 도전형은 n형이고, 제 2 도전형은 p형이다.
다음에, 상기 구성을 갖는 본 발명의 일실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 게이트절연막을 형성하는 단계, 도핑 농도를 조절하여 제 1 영역의 일함수가 제 2 영역의 일함수보다 크도록 상기 게이트절연막상에 게이트전극을 형성하는 단계, 상기 게이트 전극 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함한다.
이때, 상기 게이트전극의 형성은, 상기 반도체기판 상에 도핑되지 않은 게이트전극 패턴을 형성하는 단계, 상기 패터닝된 게이트전극 및 그 양측의 상기 반도체기판에 저농도의 제 1 도전형 불순물 이온을 주입하는 단계, 상기 게이트전극의 제 1 영역이 마스킹되고 제 2 영역이 오픈되는 마스크를 사용하여, 전면에 상기 제 1 영역보다 고농도의 제 1 도전형 불순물 이온을 주입하는 단계를 통하여 제조되거나, 상기 반도체기판 상에 저농도의 제 1 도전형 불순물이 도핑된 게이트전극 패턴을 형성하는 단계, 상기 패터닝된 게이트전극 및 그 양측의 상기 반도체기판에 저농도의 제 1 도전형 불순물 이온을 주입하는 단계, 상기 게이트전극의 제 1 영역이 마스킹되고 제 2 영역이 오픈되는 마스크를 사용하여, 전면에 상기 제 1 영역보다 고농도의 제 1 도전형 불순물 이온을 주입하는 단계를 통하여 제조된다.
그리고, 상기 저농도 제 1 도전형 불순물 이온을 주입한 후, 상기 게이트전극 양측면에 측벽절연막을 더 형성한다.
그리고, 상기 고농도의 제 1 도전형 불순물 이온을 주입할 때, 상기 소오스/드레인 영역을 동시에 형성한다.
상기에서 게이트전극의 제 1 영역이 소오스영역에 인접하고, 상기 제 2 영역이 드레인영역에 인접할 때, 상기 반도체기판은 제 2 도전형으로 구성되고, 상기 제 1 도전형은 n형이고, 제 2 도전형은 p형이다.
상기 구성을 갖는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 게이트절연막을 형성하는 단계, 도핑 농도를 조절하여 제 1 영역의 일함수가 제 2 영역의 일함수보다 작도록 상기 게이트절연막상에 게이트전극을 형성하는 단계, 상기 게이트 전극 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함한다.
이때, 상기 게이트전극의 형성은, 상기 반도체기판 상에 도핑되지 않은 게이트전극 패턴을 형성하는 단계, 상기 패터닝된 게이트전극 및 그 양측의 상기 반도체기판에 저농도의 제 2 도전형 불순물 이온을 주입하는 단계, 상기 게이트전극의 제 1 영역이 마스킹되고 제 2 영역이 오픈되는 마스크를 사용하여, 전면에 고농도의 제 2 도전형 불순물 이온을 주입하는 단계를 통하여 제조되거나, 상기 반도체기판 상에 저농도의 제 2 도전형 불순물이 도핑된 게이트전극을 패터닝하는 단계, 상기 패터닝된 게이트전극 및 그 양측의 상기 반도체기판에 저농도의 제 2 도전형 불순물 이온을 주입하는 단계, 상기 게이트전극의 제 1 영역이 마스킹되고 제 2 영역이 오픈되는 마스크를 사용하여, 전면에 고농도의 제 2 도전형 불순물 이온을 주입하는 단계를 통하여 제조된다.
이때, 상기 저농도 제 2 도전형 불순물 이온을 주입한 후, 상기 게이트전극 양측면에 측벽절연막을 더 형성하고, 상기 고농도의 제 2 도전형 불순물 이온을 주입할 때, 상기 소오스/드레인 영역을 동시에 형성한다.
상기에서 게이트전극의 제 1 영역이 소오스영역에 인접하고, 상기 제 2 영역이 드레인영역에 인접할 때, 상기 반도체기판은 제 1 도전형으로 구성되고, 상기 제 1 도전형은 n형이고, 제 2 도전형은 p형이다.
상기에서 게이트전극은 폴리실리콘층으로 형성한다.
상기와 같은 특징을 갖는 본 발명의 바람직한 실시예에 따른 반도체 소자 및 그의 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
먼저, 본 발명의 제 1, 제 2 실시예에 따른 반도체 소자의 구성에 대하여 설명하기로 한다.
제 1 실시예
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자를 나타낸 구조 단면도이다.
본 발명의 제 1 실시예에 따른 반도체 소자는, 도 2에 도시한 바와 같이, 격리영역과 활성영역이 정의된 반도체 기판(21)의 활성영역 상에 게이트절연막(22)이 형성되어 있고, 게이트절연막(22)의 일영역 상에 서로 다른 도핑 농도를 갖음에 의해서 이중의 일함수를 갖는 제 1, 제 2 영역(23a, 23b)으로 나뉘어 구성된 게이트전극(23)이 형성되어 있고, 상기 게이트전극(23) 양측의 반도체 기판(21)내에는 소오스영역(24a) 및 드레인영역(24b)이 형성되어 있으며, 게이트전극(23) 양측 가장 자리 하부에는 LDD(Lightly Doped Drain) 영역(25a, 25b)이 형성되어 있다. 그리고, 상기 격리영역에는 격리막(20)이 형성되어 있다.
상기 본 발명의 제 1 실시예에 따른 반도체 소자는 로직 소자에 적용할 NMOS 트랜지스터로써, 소오스/드레인 영역(24a, 24b)은 고농도의 제 1 도전형 불순물 이온(n+)으로 도핑되어 있고, 기판(21)은 제 2 도전형(p)으로 도핑되어 있다. 이때 기판(21)을 제 2 도전형으로 도핑하는 대신 제 2 도전형(p) 웰을 기판내에 형성할 수도 있다.
이하, 제 1 도전형은 n형, 제 2 도전형은 p형으로 정의하여 설명한다.
상기에서 게이트전극(23)은 폴리실리콘층으로 구성되어 있고, 게이트전극(23)의 제 1 영역(23a)은 소오스영역(24a)에 인접하여 있고, 제 2 영역(23b)은 드레인영역(24b)에 인접하여 있다. 이때, 소오스영역(24a)에 인접한 제 1 영역(23a)의 일함수(work function)가 드레인영역(24b)에 인접한 제 2 영역(23b)의 일함수 보다 크도록 게이트전극(23)은 이중의 일함수를 갖고 구성되어 있다.
상기와 같이 이중의 일함수를 갖는 게이트전극(23)의 제 1, 제 2 영역(23a, 23b)은 동일한 도전형인 제 1 도전형(n형) 이온으로 도핑되어 있고, 제 1 영역(23a)이 제 2 영역(23b)보다 저농도를 갖도록 도핑되어 있다.
도 2에서는 제 1 영역(23a)에 n-, 제 2 영역(23b)에 n+가 도핑되어 있다고 제시하였으나, 이것은 일예일 뿐, 소오스영역(24a)에 인접한 제 1 영역(23a)이 드레인영역(24b)에 인접한 제 2 영역(23b)보다 저농도로 도핑되어 있으면 된다.
제 2 실시예
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자를 나타낸 구조 단면도이다.
본 발명의 제 2 실시예에 따른 반도체 소자는, 도 3에 도시한 바와 같이, 격리영역과 활성영역이 정의된 반도체 기판(31)의 활성영역 상에 게이트절연막(32)이 형성되어 있고, 게이트절연막(32)의 일영역 상에, 서로 다른 도핑 농도를 갖음에 의해서 이중의 일함수를 갖는 제 1, 제 2 영역(33a, 33b)으로 나뉘어 구성된 게이트전극(33)이 형성되어 있고, 상기 게이트전극(33) 양측의 반도체 기판(31)내에는 소오스영역(34a) 및 드레인영역(34b)이 형성되어 있으며, 게이트전극(33) 양측 가장자리 하부에는 LDD(Lightly Doped) 영역(35a, 35b)이 형성되어 있다. 그리고, 상기 격리영역에는 격리막(30)이 형성되어 있다.
상기 본 발명의 제 2 실시예에 따른 반도체 소자는 로직 소자에 적용할 PMOS 트랜지스터로써, 소오스/드레인 영역(34a, 34b)은 고농도의 제 2 도전형 이온(p+)으로 도핑되어 있고, 기판(31)은 제 1 도전형(n)으로 도핑되어 있다. 이때 기판(31)을 제 1 도전형으로 도핑하는 대신 제 1 도전형(n) 웰을 기판내에 형성할 수도 있다.
이하, 제 1 도전형은 n형, 제 2 도전형은 p형으로 정의하여 설명한다.
상기에서 게이트전극(23)은 폴리실리콘층으로 구성되어 있고, 게이트전극(33)의 제 1 영역(33a)은 소오스영역(34a)에 인접하여 배치되고, 제 2 영역(33b)은 드레인영역(34b)에 인접하여 배치되어 있는데, 이때, 소오스영역(34a)에 인접한 제 1 영역(33a)의 일함수가 드레인영역(34b)에 인접한 제 2 영역(33b)의 일함수보 다 작도록 구성되어 있다.
상기와 같이 이중의 일함수를 갖는 게이트전극(33)의 제 1, 제 2 영역(33a)은 동일한 도전형인 제 2 도전형(p형) 이온으로 도핑되어 있는데, 이때, 제 1 영역(33a)이 제 2 영역(33b)보다 저농도를 갖도록 제 2 도전형 불순물 이온으로 도핑되어 있다.
도 3에서는 제 1 영역(33a)에 p-, 제 2 영역(33b)에 p+가 도핑되어 있다고 제시하였으나, 이것은 일예일 뿐, 소오스영역(34a)에 인접한 제 1 영역(33a)이 드레인영역(34b)에 인접한 제 2 영역(33b)보다 저농도로 도핑되어 있으면 된다.
상기와 같이 본 발명은 게이트 전극을 제 1, 제 2 영역으로 나누고, 게이트 전극의 제 1, 제 2 영역에 동일 도전형을 갖는 불순물 이온을 도핑할 때, 도핑 농도를 조절하여 일함수의 차이를 유도한 것이다.
다시 말해서, NMOS 트랜지스터로 구성되는 반도체 소자는, 소오스영역(24a)에 인접한 게이트전극(23)의 제 1 영역(23a)의 일함수가 드레인영역(24b)에 인접한 제 2 영역(23b)의 일함수 보다 크도록 제 1 도전형 불순물 이온의 도핑 농도가 조절된 것이고, PMOS 트랜지스터로 구성되는 반도체 소자는, 소오스영역(34a)에 인접한 게이트전극(33)의 제 1 영역(33a)의 일함수가 드레인영역(34b)에 인접한 제 2 영역(33b)의 일함수 보다 작도록 제 2 도전형 불순물 이온의 도핑 농도가 조절된 것이다.
이와 같이 게이트전극의 도핑 농도를 조절하여 제 1, 제 2 영역의 일함수의 차이를 유도하면, 채널 영역의 포텐셜(potential) 분포의 스텝을 조정할 수 있다. 그리고 이와 같이 포텐셜 분포의 스텝이 발생하도록 하면, 채널영역의 수평 방향 전계(lateral electric field)의 피크(peak)를 조정할 수 있다.
상기와 같이 채널영역에서의 수평 방향 전계의 피크를 조정하면 채널 케리어(channel carrier)의 드리프트 속도가 증가되어서 게이트전극의 트랜스 컨덕턴스(transconductance(gm))를 증가시킬 수 있다.
또한, 드레인 영역의 바이어스가 소오스 영역까지 영향을 줌에 의해 발생하는 단채널 효과(예, DIBL, 펀치 스루우(Punch-through))를 방지할 수 있다. 이러한 효과를 스크리닝 효과(screening effect)라고 한다. 즉, 드레인 바이어스가 채널에 미치는 영향을 채널영역의 스텝 포텐셜 분포가 막아주는 역할을 할 수 있다.
다음에, 게이트전극이 이중의 일함수(Dual Work Function)를 갖도록 구성된 본 발명의 제 1, 제 2 실시예에 따른 반도체 소자와, 게이트전극이 단일 일함수(Single Work Function)를 갖도록 구성된 종래의 반도체 소자의 게이트 트랜스 컨덕턴스(gm)와 드레인 컨덕턴스(gds)를 비교하면 다음과 같다.
도 4는 본 발명과 종래의 NMOS 트랜지스터의 게이트 트랜스 컨덕턴스(gm)를 비교한 데이터도이며, 도 5는 본 발명과 종래의 NMOS 트랜지스터의 드레인 컨덕턴스(gds)를 비교한 데이터도이다.
그리고, 도 6은 본 발명과 종래의 PMOS 트랜지스터의 게이트 트랜스 컨덕턴스(gm)를 비교한 데이터도이며, 도 7은 본 발명과 종래의 PMOS 트랜지스터의 드레인 컨덕턴스(gds)를 비교한 데이터도이다.
먼저, 이중의 일함수를 갖도록 구성된 본 발명의 제 1 실시예에 따른 NMOS 트랜지스터와, 단일 일함수를 갖도록 구성된 종래의 NMOS 트랜지스터를 비교하면, 도 4, 도 5에 도시한 바와 같이, 본 발명의 제 1 실시예에 따른 NMOS 트랜지스터가 종래의 NMOS 트랜지스터에 비해서 게이트 트랜스 컨덕턴스(gm)는 크고, 드레인 컨덕턴스(gds)는 작게 나타나는 것을 알 수 있다.
또한, 이중의 일함수를 갖도록 구성된 본 발명의 제 2 실시예에 따른 PMOS 트랜지스터와, 단일 일함수를 갖도록 구성된 종래의 PMOS 트랜지스터를 비교하면, 도 6, 도 7에 도시한 바와 같이, 본 발명의 제 2 실시예에 따른 PMOS 트랜지스터가 종래의 PMOS 트랜지스터에 비해서 게이트 트랜스 컨덕턴스(gm)는 크고, 드레인 컨덕턴스(gds)는 작은 것을 알 수 있다.
다음에, 상기 구성을 갖는 본 발명의 제 1, 제 2 실시예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다.
제 1 실시예
도 8a 내지 도 8d는 본 발명의 제 1 실시예에 따른 NMOS 트랜지스터의 제 1 제조방법을 나타낸 공정 단면도이고, 도 9a 내지 도 9d는 본 발명의 제 1 실시예에 따른 NMOS 트랜지스터의 제 2 제조방법을 나타낸 공정 단면도이다.
먼저, 본 발명의 제 1 실시예에 따른 NMOS 트랜지스터의 제 1 제조방법은, 도 8a에 도시한 바와 같이, 반도체기판(81)상에 게이트절연막(82)과 반도체층을 증착한다. 이때 게이트절연막(82)은 실리콘 산화막이나 실리콘 질화막으로 구성하고, 반도체층은 도핑되지 않은 폴리실리콘층으로 구성한다. 도면에는 도시되어 있지 않지만, 반도체기판(81)내에는 제 2 도전형 웰을 더 형성할 수 있다.
다음에, 반도체층 상에 제 1 감광막(PR1)(84)을 도포한 후, 사진 및 식각 공정으로 제 1 감광막(84)을 선택적으로 패터닝하고, 패터닝된 제 1 감광막(84)을 마스크로 반도체층 및 게이트절연막(82)을 식각하여 적층된 게이트절연막(82) 및 게이트전극(83)을 형성한다. 이후에, 제 1 감광막(84)을 제거한다.
이어서, 도 8b에 도시한 바와 같이, 게이트전극(83)을 포함한 반도체기판(81)의 전면에 저농도의 제 1 도전형 불순물 이온을 주입한다.
이에 의해서, 게이트전극(83)은 저농도의 제 1 도전형 불순물 이온으로 도핑되고, 그 양측의 반도체기판(81)의 표면내에는 LDD 영역(85)이 형성된다.
다음에, 도 8c에 도시한 바와 같이, 게이트전극(83)을 포함한 반도체 기판(81) 전면에 절연막을 증착한 후, 에치백 공정을 진행하여 게이트전극(83) 양측면에 측벽절연막(86)을 형성한다.
이후에, 게이트전극(83)을 제 1, 제 2 영역으로 정의한 후, 도 8d에 도시한 바와 같이, 반도체기판(81) 상에 제 2 감광막(PR2)(87)을 도포하고, 사진 및 식각 공정으로 게이트전극(83)의 제 1 영역을 가리도록 제 2 감광막(87)을 선택적으로 패터닝한다.
다음에, 패터닝된 제 2 감광막(87)과 측벽절연막(86)을 마스크로 게이트전극(83) 및 그 양측의 반도체기판(81)에 고농도의 제 1 도전형 불순물 이온을 주입한다.
이에 의해서, 게이트전극(83)은 저농도의 제 1 도전형 불순물로 도핑된 제 1 영역(83a)과 고농도의 제 1 도전형 불순물로 도핑된 제 2 영역(83b)으로 나뉘어지 고, 게이트전극(83) 양측의 반도체기판(81)에는 소오스/드레인 영역(88a,88b)이 형성된다.
이에 의해서, 소오스영역에 인접한 게이트전극(83)의 제 1 영역(83a)의 일함수가 드레인영역에 인접한 제 2 영역(83b)의 일함수 보다 큰 NMOS 트랜지스터를 형성할 수 있다.
다음에, 본 발명의 제 2 실시예에 따른 NMOS 트랜지스터의 제 2 제조방법은, 도 9a에 도시한 바와 같이, 반도체기판(91)상에 게이트절연막(92)과 반도체층을 차례로 증착한다. 이때 게이트절연막(92)은 실리콘 산화막이나 실리콘 질화막으로 구성하고, 반도체층은 저농도의 제 1 도전형 불순물 이온으로 도핑된 폴리실리콘층으로 구성한다. 도면에는 도시되어 있지 않지만, 반도체기판(91)내에는 제 2 도전형 웰을 더 형성할 수 있다.
다음에, 반도체층 상에 제 1 감광막(PR1)(94)을 도포한 후, 사진 및 식각 공정으로 제 1 감광막(94)을 선택적으로 패터닝하고, 패터닝된 제 1 감광막(94)을 마스크로 반도체층 및 게이트절연막(92)을 식각하여 게이트절연막(92) 상에 게이트전극(93)을 형성한다. 이후에, 제 1 감광막(94)을 제거한다.
이어서, 도 9b에 도시한 바와 같이, 게이트전극(93)을 포함한 반도체기판(91)의 전면에 저농도의 제 1 도전형 불순물 이온을 주입한다.
이에 의해서, 게이트전극(93) 양측의 반도체기판(91)의 표면내에는 LDD 영역(95)이 형성된다.
다음에, 도 9c에 도시한 바와 같이, 게이트전극(93)을 포함한 반도체 기 판(91) 전면에 절연막을 증착한 후, 에치백 공정을 진행하여 게이트전극(93) 양측면에 측벽절연막(96)을 형성한다.
이후에, 게이트전극(93)을 제 1, 제 2 영역으로 정의한 후, 도 9d에 도시한 바와 같이, 반도체기판(91) 상에 제 2 감광막(PR2)(97)을 도포하고, 사진 및 식각 공정으로 게이트전극(93)의 제 1 영역을 가리도록 제 2 감광막(97)을 선택적으로 패터닝한다. 다음에, 패터닝된 제 2 감광막(97)과 측벽절연막(96)을 마스크로 게이트전극(93) 및 그 양측의 반도체기판(91)에 고농도의 제 1 도전형 불순물 이온(n+)을 주입한다.
이에 의해서, 게이트전극(93)은 저농도의 제 1 도전형 불순물로 도핑된 제 1 영역(93a)과 고농도의 제 1 도전형 불순물로 도핑된 제 2 영역(93b)으로 나뉘어지고, 게이트전극(93) 양측의 반도체기판(91)에는 소오스/드레인 영역(98a,98b)이 형성된다.
이에 의해서, 소오스영역에 인접한 게이트전극(93)의 제 1 영역(93a)의 일함수가 드레인영역에 인접한 제 2 영역(93b)의 일함수 보다 큰 NMOS 트랜지스터를 형성할 수 있다.
제 2 실시예
도 10a 내지 도 10d는 본 발명의 제 2 실시예에 따른 PMOS 트랜지스터의 제 1 제조방법을 나타낸 공정 단면도이고, 도 11a 내지 도 11d는 본 발명의 제 2 실시예에 따른 PMOS 트랜지스터의 제 2 제조방법을 나타낸 공정 단면도이다.
본 발명의 제 2 실시예에 따른 PMOS 트랜지스터의 제 1, 제 2 제조방법은, 본 발명의 제 1 실시예에 따른 NMOS 트랜지스터의 제 1, 제 2 제조방법에서 제 1 도전형 불순물 이온(n형 이온)을 제 2 도전형 불순물 이온(p형 이온)으로 바꾸어 실시하는 것을 제외하고는 동일하므로 이하, 그 제조방법은 생략하기로 한다.
다만, 본 발명의 제 2 실시예에 따른 PMOS 트랜지스터의 제 1, 제 2 제조방법에 의해서 형성된 반도체 소자는, 소오스영역에 인접한 게이트전극(103, 113)의 제 1 영역(103a, 113a)의 일함수가 드레인영역에 인접한 제 2 영역(103b, 113b)의 일함수 보다 작도록 제 2 도전형 불순물 이온의 도핑 농도를 조절하여 형성한다. 즉, 이와 같이 PMOS 트랜지스터를 제조하면, 드레인영역에 인접한 제 2 영역(103b, 113b)의 일함수가 소오스영역에 인접한 제 1 영역(103a, 113a)의 일함수보다 크게 형성된다.
상기에서와 같이, 본 발명은 이중 일함수(dual work function) 구조의 반도체 소자를 형성할 때, 별도의 공정을 요하지 않고, LDD 또는 소오스/드레인영역 형성을 위한 이온 주입 공정시에, 폴리실리콘층으로 구성된 게이트전극의 도핑 농도를 조절하여 형성할 수 있는 것으로, 별도의 마스크나 공정의 추가 없이 이중 일함수 구조의 게이트전극을 형성할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.
상기와 같은 본 발명에 따른 반도체 소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 도핑 농도를 조절하여 이중의 일함수를 갖는 게이트전극을 형성하면, 드리프트 속도가 빨라지므로 드레인 전류(ID)가 상승하여 트랜스 컨덕턴스(gm)를 증가시킬 수 있다. 이에 의해서 소자의 구동 능력을 향상시킬 수 있다.
둘째, 도핑 농도를 조절하여 이중의 일함수를 갖는 게이트전극을 형성하면, 드레인 컨덕턴스(gds)를 감소시킬 수 있다.
셋째, 도핑 농도를 조절하여 이중의 일함수를 갖는 게이트전극을 형성하면, 숏채널 효과를 줄일 수 있다.
넷째, LDD 또는 소오스/드레인영역 형성을 위한 이온 주입 공정시에, 게이트전극을 분할하여 각 분할영역의 도핑 농도를 조절할 수 있으므로, 별도의 마스크나 공정의 추가 없이 이중 일함수 구조의 게이트전극을 형성할 수 있다.
Claims (31)
- 반도체 기판;상기 반도체 기판 상에, 서로 다른 도핑 농도를 갖음에 의해서 이중의 일함수를 갖도록 제 1, 제 2 영역으로 나뉘어 구성된 게이트전극; 및상기 게이트 전극 양측의 상기 반도체 기판에 형성된 소오스/드레인 영역을 포함하여 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트전극의 제 1, 제 2 영역에는 동일 도전형의 불순물 이온이 도핑되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트전극은 폴리실리콘층으로 구성됨을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 1 영역은 상기 소오스영역에 인접하고, 상기 제 2 영역은 상기 드레인영역에 인접한 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 1 영역의 도핑 농도가 상기 제 2 영역의 도핑 농도보다 작은 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 제 1, 제 2 영역에 제 1 도전형 불순물 이온이 주입될 경우, 상기 제 1 영역의 일함수가 상기 제 2 영역의 일함수보다 큰 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 제 1, 제 2 영역에 제 2 도전형 불순물 이온이 주입될 경우, 상기 제 1 영역의 일함수가 상기 제 2 영역의 일함수보다 작은 것을 특징으로 하는 반도체 소자.
- 제 6 항이나 제 7 항에 있어서,상기 제 1 도전형은 n형이고, 제 2 도전형은 p형인 것을 특징으로 하는 반도체 소자.
- 반도체 기판;상기 반도체 기판 상에 서로 다른 도핑 농도를 갖음에 의해서 제 1 영역의 일함수가 제 2 영역의 일함수보다 크게 구성된 게이트전극; 및상기 게이트 전극 양측의 상기 반도체 기판에 형성된 소오스/드레인 영역을 포함하여 이루어진 것을 특징으로 하는 반도체 소자.
- 제 9 항에 있어서,상기 제 1 영역은 상기 소오스영역에 인접하고, 상기 제 2 영역은 상기 드레인영역에 인접한 것을 특징으로 하는 반도체 소자.
- 제 9 항에 있어서,상기 제 1 영역은 제 2 영역보다 저농도의 제 1 도전형 불순물 이온이 도핑된 것을 특징으로 하는 반도체 소자.
- 제 9 항에 있어서,상기 소오스/드레인 영역에는 고농도의 제 1 도전형 불순물 이온이 도핑되고, 상기 반도체 기판은 제 2 도전형인 것을 특징으로 하는 반도체 소자.
- 제 12 항에 있어서,상기 제 1 도전형은 n형이고, 제 2 도전형은 p형인 것을 특징으로 하는 반도체 소자.
- 반도체 기판;상기 반도체 기판 상에 서로 다른 도핑 농도를 갖음에 의해서 제 1 영역의 일함수가 제 2 영역의 일함수보다 작게 구성된 게이트전극; 및상기 게이트 전극 양측의 상기 반도체 기판에 형성된 소오스/드레인 영역을 포함하여 이루어진 것을 특징으로 하는 반도체 소자.
- 제 14 항에 있어서,상기 제 1 영역은 상기 소오스영역에 인접하고, 상기 제 2 영역은 상기 드레인영역에 인접한 것을 특징으로 하는 반도체 소자.
- 제 14 항에 있어서,상기 제 1 영역은 제 2 영역보다 저농도의 제 2 도전형 불순물 이온으로 도핑된 것을 특징으로 하는 반도체 소자.
- 제 14 항에 있어서,상기 소오스/드레인 영역은 고농도의 제 2 도전형 불순물 이온으로 도핑되고, 상기 반도체기판은 제 1 도전형인 것을 특징으로 하는 반도체 소자.
- 제 16 항이나 제 17 항에 있어서,상기 제 1 도전형은 n형, 제 2 도전형은 p형인 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 게이트절연막을 형성하는 단계;도핑 농도를 조절하여 제 1 영역의 일함수가 제 2 영역의 일함수보다 크도록 상기 게이트절연막상에 게이트전극을 형성하는 단계;상기 게이트 전극 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 19 항에 있어서,상기 게이트전극의 형성은,상기 반도체기판 상에 도핑되지 않은 게이트전극 패턴을 형성하는 단계;상기 패터닝된 게이트전극 및 그 양측의 상기 반도체기판에 저농도의 제 1 도전형 불순물 이온을 주입하는 단계;상기 게이트전극의 제 1 영역이 마스킹되고 제 2 영역이 오픈되는 마스크를 사용하여, 전면에 상기 제 1 영역보다 고농도의 제 1 도전형 불순물 이온을 주입하는 단계를 통하여 제조됨을 특징으로 하는 반도체 소자의 제조방법.
- 제 19 항에 있어서,상기 게이트전극의 형성은,상기 반도체기판 상에 저농도의 제 1 도전형 불순물이 도핑된 게이트전극 패턴을 형성하는 단계;상기 패터닝된 게이트전극 및 그 양측의 상기 반도체기판에 저농도의 제 1 도전형 불순물 이온을 주입하는 단계;상기 게이트전극의 제 1 영역이 마스킹되고 제 2 영역이 오픈되는 마스크를 사용하여, 전면에 상기 제 1 영역보다 고농도의 제 1 도전형 불순물 이온을 주입하는 단계를 통하여 제조됨을 특징으로 하는 반도체 소자의 제조방법.
- 제 20 항이나 제 21 항에 있어서,상기 저농도 제 1 도전형 불순물 이온을 주입한 후, 상기 게이트전극 양측면에 측벽절연막을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 20 항이나 제 21 항에 있어서,상기 고농도의 제 1 도전형 불순물 이온을 주입할 때, 상기 소오스/드레인 영역이 동시에 형성됨을 특징으로 하는 반도체 소자의 제조방법.
- 제 20 항 또는 제 21 항에 있어서,상기 게이트전극의 제 1 영역이 소오스영역에 인접하고, 상기 제 2 영역이 드레인영역에 인접할 때, 상기 반도체기판은 제 2 도전형으로 구성되고, 상기 제 1 도전형은 n형이고, 제 2 도전형은 p형인 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판 상에 게이트절연막을 형성하는 단계;도핑 농도를 조절하여 제 1 영역의 일함수가 제 2 영역의 일함수보다 작도록 상기 게이트절연막상에 게이트전극을 형성하는 단계;상기 게이트 전극 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 25 항에 있어서,상기 게이트전극의 형성은,상기 반도체기판 상에 도핑되지 않은 게이트전극 패턴을 형성하는 단계;상기 패터닝된 게이트전극 및 그 양측의 상기 반도체기판에 저농도의 제 2 도전형 불순물 이온을 주입하는 단계;상기 게이트전극의 제 1 영역이 마스킹되고 제 2 영역이 오픈되는 마스크를 사용하여, 전면에 고농도의 제 2 도전형 불순물 이온을 주입하는 단계를 통하여 제조됨을 특징으로 하는 반도체 소자의 제조방법.
- 제 25 항에 있어서,상기 게이트전극의 형성은,상기 반도체기판 상에 저농도의 제 2 도전형 불순물이 도핑된 게이트전극을 패터닝하는 단계;상기 패터닝된 게이트전극 및 그 양측의 상기 반도체기판에 저농도의 제 2 도전형 불순물 이온을 주입하는 단계;상기 게이트전극의 제 1 영역이 마스킹되고 제 2 영역이 오픈되는 마스크를 사용하여, 전면에 고농도의 제 2 도전형 불순물 이온을 주입하는 단계를 통하여 제조됨을 특징으로 하는 반도체 소자의 제조방법.
- 제 26 항이나 제 27 항에 있어서,상기 저농도 제 2 도전형 불순물 이온을 주입한 후, 상기 게이트전극 양측면에 측벽절연막을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 26 항이나 제 27 항에 있어서,상기 고농도의 제 2 도전형 불순물 이온을 주입할 때, 상기 소오스/드레인 영역이 동시에 형성됨을 특징으로 하는 반도체 소자의 제조방법.
- 제 26 항 또는 제 27 항에 있어서,상기 게이트전극의 제 1 영역이 소오스영역에 인접하고, 상기 제 2 영역이 드레인영역에 인접할 때, 상기 반도체기판은 제 1 도전형으로 구성되고, 상기 제 1 도전형은 n형이고, 제 2 도전형은 p형인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 19 항이나 제 25 항에 있어서,상기 게이트전극은 폴리실리콘층으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
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