KR101027769B1 - 이중 일함수 게이트를 갖는 ｃｍｏｓ 트랜지스터 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 17
- 230000009977 dual effect Effects 0.000 title description 2
- 230000005669 field effect Effects 0.000 title description 2
- 230000000295 complement effect Effects 0.000 title 1
- 229910044991 metal oxide Inorganic materials 0.000 title 1
- 150000004706 metal oxides Chemical class 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 239000004065 semiconductor Substances 0.000 claims abstract description 39
- 125000006850 spacer group Chemical group 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 28
- 229920005591 polysilicon Polymers 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 description 9
- 238000004088 simulation Methods 0.000 description 8
- 230000005684 electric field Effects 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28105—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor next to the insulator having a lateral composition or doping variation, or being formed laterally by more than one deposition step
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
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- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
제조 공정을 단순화할 수 있는 이중 일함수 게이트를 갖는 CMOS 트랜지스터 및 그 제조방법을 개시한다. 개시된 CMOS 트랜지스터의 제조방법은 다음과 같다. 먼저, NMOS 트랜지스터 예정 영역 및 PMOS 트랜지스터 예정 영역이 구분된 반도체 기판을 준비한다. 상기 NMOS 트랜지스터 예정 영역의 일부 및 상기 PMOS 트랜지스터 예정 영역의 일부를 포함하도록 희생 패턴을 형성한다. 상기 희생 패턴 양측벽에 제 1 일함수를 갖는 제 1 게이트 패턴들을 형성하고, 상기 제 1 게이트 패턴들의 일측벽에 제 2 게이트 패턴을 각각 형성하여, 상기 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역 각각에 상기 제 1 및 제 2 게이트 패턴으로 구성된 NMOS 게이트 및 PMOS 게이트를 형성한다. 다음, 상기 희생 패턴을 제거한 후, 상기 NMOS 게이트 양측의 반도체 기판에 소스/드레인 영역을 형성한다. 이어서, 상기 PMOS 게이트 양측의 반도체 기판에 소스/드레인 영역을 형성한다.
DWFG, CMOS, 스페이서
Description
본 발명은 CMOS 트랜지스터 및 그 제조방법에 관한 것으로, 보다 구체적으로는 이중 일함수 게이트를 갖는 CMOS 트랜지스터 및 그 제조방법에 관한 것이다.
현재, 반도체 소자는 그 크기는 감소하면서 동시에 소자의 성능은 증대될 것이 요구되고 있다. 이러한 추세의 일환으로, 이중 일함수 게이트를 갖는 MOS 트랜지스터(Metal-Oxide-Semiconductor Field-Effect Transistor)가 제안되었다 (IEEE Transactions on Electron device, Vol 46, No.5, 1999년 5월).
이중 일함수 게이트를 갖는 MOS 트랜지스터는 게이트를 일함수가 상이한 두 물질즉, 불순물 농도가 상이한 두 물질로 형성하여 채널 영역의 전위를 급격히 변화시키므로써, 채널 영역에 국부적으로 높은 수평 방향으로 전계를 유도하도록 하는 소자이다. 이와 같은 이중 일함수 게이트를 갖는 MOS 트랜지스터는 채널 내부의 캐리어 이동도가 증대되어 채널 길이를 감소시키지 않고도 트랜스컨덕턴스(gm≡∂ IDS/∂VGS)를 개선할 수 있어, 높은 소신호 출력 저항(rout=gm-1≡∂VDS/∂IDS) 또한 확보할 수 있다.
이와 같은 이중 일함수 게이트 소자의 개념은 단일의 MOS 트랜지스터는 물론 CMOS 트랜지스터 소자에서도 적용될 수 있다. 이하, 이중 일함수 게이트가 적용된 CMOS 트랜지스터의 제조방법에 대해 설명한다.
먼저, 도 1a를 참조하면, 반도체 기판(10)의 소정 영역에 소자 분리막(15)을 형성하여 NMOS 트랜지스터 예정 영역(이하, NMOS 영역, nt) 및 PMOS 영역(이하, PMOS 영역,pt)을 한정한다. 다음, NMOS 영역(nt)에 제 1 마스크 패턴(90a)를 이용하여 저농도 n형의 불순물이 도핑된 제 1 폴리실리콘 패턴(20)이 한정되고, PMOS 영역(pt)에 제 2 마스크 패턴(90b)을 이용하여 저농도 p형 불순물이 도핑된 제 2 폴리실리콘 패턴(25)이 한정된다. 이때, 도면에서는 설명의 편의를 위해 제 1 및 제 2 마스크 패턴(90a,90b)이 동시에 보여지도록 도시되었을 뿐, 이들은 각기 다른 리소그라피 단계에서 적용되는 것이다. 여기서, 도면 부호 10a는 pMOS 영역에 형성되는 n웰 영역이다.
다음, 도 1b를 참조하면, 제 1 및 제 2 폴리실리콘 패턴(20,25)의 양측벽에 절연 스페이서(40)를 공지의 방식으로 형성한다. 다음, PMOS 영역(pt) 전체 및 NMOS 영역(nt)의 소스 예정 영역과 인접하는 제 1 폴리실리콘 패턴(20) 부분이 차폐되도록 제 3 마스크 패턴(90c)을 배치한 다음, 노출된 제 1 폴리실리콘 패턴(20) 및 반도체 기판(10)에 고농도 n형 불순물을 주입하여, 제 1 폴리실리콘 패턴(20)내 에 고농도 n형 불순물 영역(30)을 한정함과 동시에 반도체 기판(10)에 nMOS 트랜지스터의 접합 영역(45a,45b)을 형성한다. 여기서, 도면 부호 35는 이중 일함수를 갖는 NMOS 트랜지스터의 게이트(이하, NMOS 게이트)를 나타낸다.
도 1c에 도시된 바와 같이, 제 3 마스크 패턴(90c)을 제거한 다음, nMOS 영역(nt) 전체 및 PMOS 영역(pt)의 드레인 예정 영역과 인접하는 제 2 폴리실리콘 패턴(25) 부분이 차폐되도록 제 4 마스크 패턴(90d)을 배치한다. 노출된 제 2 폴리실리콘 패턴(25) 및 반도체 기판(10)에 고농도 p형 불순물을 주입하여, 제 2 폴리실리콘 패턴(25)내에 고농도 불순물 p형 불순물 영역(50)을 한정함과 동시에 반도체 기판(10)에 PMOS 트랜지스터의 접합 영역(60a,60b)을 형성한다. 여기서, 도면 부호 50은 이중 일함수를 갖는 PMOS 트랜지스터의 게이트(이하, PMOS 게이트)이다.
도 1d를 참조하면, 상기 제 4 마스크 패턴(90d)을 제거한 다음, 상기 NMOS 게이트(35) 중 상대적으로 낮은 불순물 농도(일함수)를 갖는 영역(20)과 인접하는 접합 영역(45a)에 소스 단자(S)를 형성하고, 상대적으로 높은 불순물 농도를 갖는 영역(30)과 인접하는 접합 영역(45b)에 드레인 단자(D)를 형성한다. 한편, 상기 pMOS 게이트(55) 중 상대적으로 높은 불순물 농도를 갖는 영역(50)과 인접하는 접합 영역(60a)에 소스 단자(S)를 형성하고, 상대적으로 낮은 불순물 농도를 갖는 영역(25)과 인접하는 접합 영역(60b)에 드레인 단자(D)를 형성한다.
그런데, 이중 일함수 게이트를 갖는 CMOS 트랜지스터를 제작하는 데 있어, 상술한 바와 같이 제 1 폴리실리콘 패턴(20)을 한정하기 위한 제 1 마스크 패턴(90a), 제 2 폴리실리콘 패턴(25)을 한정하기 위한 제 2 마스크 패턴(90b), 고농 도 n형 불순물 영역(30)을 갖는 게이트 부분을 형성하기 위한 제 3 마스크 패턴(90c) 및 고농도 p형 불순물 영역(55)을 갖는 게이트 부분을 형성하기 위한 제 4 마스크 패턴(90d) 등 다수의 마스크 공정이 수반되어야 한다.
잘 알려진 바와 같이, 마스크 공정, 즉 리소그라피 공정은 그 공정 자체로도 레지스트막 도포 공정, 노광 공정, 현상 공정 및 경화 공정등 다수의 복잡한 공정을 포함하고 있으므로, 다수 번의 마스크 공정으로 인해, 제조 공정 및 시간이 매우 길어지는 단점이 있다.
또한, 협소한 게이트(33,55)의 일부분을 마스크 패턴을 통해 노출시켜 다른 농도의 불순물을 주입하여야 하므로, 정밀한 얼라인 공정이 요구되는 문제점 또한 상존한다.
따라서, 상기한 본 발명의 기술적 과제는 제조 공정을 단순화할 수 있는 이중 일함수 게이트를 갖는 CMOS 트랜지스터 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위한 본 발명의 CMOS 트랜지스터는, 제 1 영역 및 제 2 영역으로 구분된 반도체 기판, 상기 제 1 영역에 형성되는 NMOS 트랜지스터, 상기 제 2 영역에 형성되는 PMOS 트랜지스터를 포함한다. 상기 NMOS 트랜지스터는 스페이서 형태를 갖는 제 1 게이트 패턴, 및 상기 제 1 게이트 패턴의 일측벽에 스페이서 형태로 형성되는 제 2 게이트 패턴으로 구성된 이중 일함수를 갖는 NMOS 게이트, 및 상기 NMOS 게이트 양측의 상기 반도체 기판에 형성되는 n형의 소스/드레인 영역을 포함한다. 상기 PMOS 트랜지스터는 제 1 게이트 패턴 및 제 2 게이트 패턴을 포함하고 상기 NMOS 게이트와 대칭적인 구조를 갖는 PMOS 게이트, 및 상기 PMOS 게이트 양측의 상기 반도체 기판에 형성되는 p형의 소스/드레인 영역을 포함한다.
상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴은 일함수가 상이하다. 예를 들어, 상기 제 1 및 제 2 게이트 패턴중 어느 하나는 고농도 p형 불순물이 도핑된 폴리실리콘층이고, 다른 하나는 고농도 n형 불순물이 도핑된 폴리실리콘층일 수 있다.
이때, 상기 NMOS 트랜지스터의 소스 영역은 상기 NMOS 게이트를 구성하는 제 1 및 제 2 게이트 패턴중 상대적으로 일함수가 낮은 패턴과 인접하게 배치되고, 상기 NMOS 트랜지스터의 드레인 영역은 상기 NMOS 게이트를 구성하는 제 1 및 제 2 게이트 패턴중 상대적으로 일함수가 높은 패턴과 인접하게 배치될 수 있다.
한편, 상기 PMOS 트랜지스터의 소스 영역은 상기 PMOS 게이트를 구성하는 제 1 및 제 2 게이트 패턴중 상대적으로 일함수가 높은 패턴과 인접하게 배치되고, 상기 NMOS 트랜지스터의 드레인 영역은 상기 NMOS 게이트를 구성하는 제 1 및 제 2 게이트 패턴중 상대적으로 일함수가 낮은 패턴과 인접하게 배치될 수 있다.
본 발명의 다른 견지에 따른 CMOS 트랜지스터의 제조방법은 다음과 같다. 먼저, NMOS 트랜지스터 예정 영역 및 PMOS 트랜지스터 예정 영역이 구분된 반도체 기판을 준비한다. 상기 NMOS 트랜지스터 예정 영역의 일부 및 상기 PMOS 트랜지스터 예정 영역의 일부를 포함하도록 희생 패턴을 형성한다. 상기 희생 패턴 양측벽에 제 1 일함수를 갖는 제 1 게이트 패턴들을 형성하고, 상기 제 1 게이트 패턴들의 일측벽에 제 2 게이트 패턴을 각각 형성하여, 상기 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역 각각에 상기 제 1 및 제 2 게이트 패턴으로 구성된 NMOS 게이트 및 PMOS 게이트를 형성한다. 다음, 상기 희생 패턴을 제거한 후, 상기 NMOS 게이트 양측의 반도체 기판에 소스/드레인 영역을 형성한다. 이어서, 상기 PMOS 게이트 양측의 반도체 기판에 소스/드레인 영역을 형성한다.
이때 상기 희생 패턴을 형성하는 단계 이전 또는 상기 희생 패턴을 형성하는 단계 이후에, 게이트 절연막을 형성하는 단계를 더 포함한다.
상기 제 1 게이트 패턴은, 상기 희생 패턴이 형성된 반도체 기판 상부에 제 1 도전층을 형성하고, 상기 제 1 도전층을 상기 희생 패턴 상면이 노출되도록 비등방성 식각을 진행하여 얻어질 수 있다.
상기 제 2 게이트 패턴, 상기 제 1 게이트 패턴이 형성된 반도체 기판 결과물 상부에 상기 제 1 게이트 패턴과 일함수가 상이한 제 2 도전층을 형성하고, 상기 제 2 도전층을 상기 희생 패턴 상면이 노출되도록 비등방성 식각을 진행하여 얻어질 수 있다.
본 발명에 의하면, NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트를 마스크 패턴을 사용하지 않고 스페이서 식각 방식에 의해 대칭적으로 형성하므로, 마스크 공정(즉, 리소그라피 공정)을 적어도 두 단계 이상 감축할 수 있다. 이에 CMOS 트랜지스터의 제조 공정 단계를 크게 감축할 수 있다.
또한, 본 발명에 의하면, 이중 일함수를 갖는 게이트를 마스크를 이용한 별도의 부분적인 이온 주입 공정없이 서로 다른 일함수를 갖는 제 1 및 제 2 게이트 패턴(125,135)으로 형성함으로써, 복잡한 마스크 얼라인 공정을 스킵(skip)할 수 있을 뿐만 아니라, 원하는 위치에서 전위 변화를 유도할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 이중 일함수 게이트를 갖는 CMOS 트랜지스터의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2를 참조하면, 반도체 기판(100), 예컨대, p형의 불순물이 도핑된 실리콘 기판상의 소정 부분에 소자 분리막(105)을 공지의 방식으로 형성하여, NMOS 영역(NT) 및 PMOS 영역(PT)를 한정한다. 다음, PMOS 영역(PT)에 최적화된 기판 상태를 제공할 수 있도록, 공지의 방식으로 n웰(100a)을 형성한다. 본 실시예에서는 PMOS 영역(PT)에만 n웰(100a)을 형성하였지만, 반도체 기판(100)을 n형의 불순물이 도핑된 실리콘 기판으로 사용하는 경우, NMOS 영역(NT)에만 p웰을 형성할 수도 있고, 혹은 NMOS 영역(NT) 및 PMOS 영역(PT) 각각에 p웰 및 n웰을 형성할 수도 있다.
이어서, 반도체 기판(100) 상부에 게이트 절연막(110)을 형성한다. 게이트 절연막(110)은 예를 들어, 반도체 기판(100)을 열산화하여 얻어질 수 있다. 다음, 반도체 기판(100)의 소정 부분에 희생 패턴(115)을 형성한다. 희생 패턴(115)은 예를 들어, 후속으로 형성될 게이트 도전층과 식각 선택비를 갖는 물질일 수 있으며, 게이트 예정 높이 이상의 두께로 형성될 수 있다. 본 실시예에서 희생 패턴(115)으로 실리콘 질화막을 이용하였다. 아울러, 희생 패턴(115)은 NMOS 게이트의 예정 영역과 PMOS 게이트의 예정 영역 사이에 형성될 수 있다. 여기서, 상기 게이트 절연막(110)은 희생 패턴(115)을 형성하고 난 다음에 형성되어도 무관하다. 그리고 나서, 희생 패턴(115)이 형성된 반도체 기판(100) 결과물 상부에 제 1 도전층(120)을 증착한다. 제 1 도전층(120)은 이후 게이트로 이용될 물질이며, 채널 길이의 약 1/2 정도의 두께로 형성될 수 있다.
다음, 도 3을 참조하면, 제 1 도전층(120)을 희생 패턴(115) 표면이 노출되 도록 비등방성 식각하여, 희생 패턴(115)의 측벽에 스페이서(spacer) 형태의 제 1 게이트 패턴(125)을 형성한다. 이어서, 반도체 기판(200) 결과물 상부에 제 1 도전층(120)과 일함수 차이를 갖는 제 2 도전층(130)을 형성한다. 여기서, 제 1 및 제 2 도전층(120,130)은 모두 불순물이 도핑된 폴리실리콘층일 수 있으며, 상기 제 1 및 제 2 도전층(120,130) 모두가 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 물질로 사용될 수 있도록 상기 도전층들(120,130)중 어느 하나는 n형의 불순물을 포함하고, 다른 하나는 p형의 불순물을 포함하도록 구성될 수 있다. 또한, p형 불순물이 도핑된 폴리실리콘은 n형 불순물이 도핑된 폴리실리콘보다 약 1.12eV 정도 큰 일함수를 가지므로, 두 물질을 접합시키게 되면 일함수차가 발생되어, 원하는 이중 일함수 게이트를 얻을 수 있다. 본 실시예에서는 예를 들어, 제 1 도전층(120)으로 고농도 p형 불순물이 도핑된 폴리실리콘층을 이용하고, 제 2 도전층(130)으로 고농도 n형 불순물이 도핑된 폴리실리콘층을 이용하였다. 이때, 도면에는 도시되지 않았지만, 제 1 게이트 패턴(125)을 형성하는 단계와 상기 제 2 도전층(130)을 형성하는 단계 사이에, 제 1 게이트 패턴(125) 표면에 자연 산화막이 발생될 수 있다. 이러한 자연 산화막은 상기 제 1 게이트 패턴(125) 및 제 2 도전층(130)으로 형성될 후속의 제 2 게이트 패턴(135)의 경계를 명확히 하여 이중 일함수 게이트의 보다 높은 수평 전계를 얻는데 기여하게 된다.
도 4를 참조하면, 제 2 도전층(130)을 희생 패턴(210) 상면이 노출되도록 비등방성 식각하여, 상기 제 1 게이트 패턴(125)의 측벽에 스페이서 형태의 제 2 게이트 패턴(135)을 형성하여, 이중 일함수를 갖는 NMOS 트랜지스터의 게이트(이하, NMOS 게이트:NG) 및 이중 일함수를 갖는 PMOS 트랜지스터의 게이트(이하, PMOS 게이트:PG)를 형성한다. 이때, 두 번의 비등방성 식각에 의해, 상기 게이트들(NG,PG)의 높이는 희생 패턴(115) 보다 소정 높이(h) 만큼 낮아질 수 있다. 이에 따라, 상기 희생 패턴(115)의 높이는 이러한 높이 감소분을 고려하여, 게이트 예정 높이보다 소정 높이(h) 만큼 크게 설정함이 바람직하다.
도 5에 도시된 바와 같이, 희생 패턴(115)을 선택적으로 제거한다. 실리콘 질화막으로 희생 패턴(115)을 형성한 경우, 공지의 인산 용액(PH3)을 이용하여 습식 제거할 수 있다. 다음, 이중 일함수를 갖는 게이트들(NG,PG)가 형성된 반도체 기판(100) 상부에 절연막을 피복한다음, 상기 절연막을 비등방성 식각하여, 상기 게이트들(NG,PG) 각 측벽에 절연 스페이서(245)를 형성한다. 다음, NMOS 영역(NT)의 반도체 기판(100)이 노출되도록 PMOS 영역(PT)을 차폐한 다음, 고농도 n형 불순물을 주입하여 접합 영역(140a,140b)을 형성하여 NMOS 트랜지스터를 형성한다. 이어서, PMOS 영역(PT)의 반도체 기판(혹은 n웰 영역,100a)이 노출되도록 NMOS 영역(NT)을 차폐한 다음, 고농도 p형 불순물을 주입하여 접합 영역(150a,150b)을 형성하여 PMOS 트랜지스터를 형성한다. 이때, NMOS의 접합 영역(140a,140b) 형성 단계와 PMOS의 접합 영역(150a,150b) 형성 단계는 바꾸어 실시할 수 있다. 아울러, 접합 영역을 LDD(lightly doped drain) 방식으로 형성할 경우, 상기 절연 스페이서(245) 형성전에, 저농도 n형 불순물을 NMOS 영역(NT)에, 저농도 p형 불순물을 PMOS 영역(PT)에 각각 주입할 수 있다.
그 후, NMOS 게이트(NG)에서, 상대적으로 높은 일함수를 갖는 NMOS 게이트(NG)의 제 1 게이트 패턴(125)과 인접한 접합 영역(140a)에 소스 단자(SN)를 형성하고, NMOS 게이트(NG)의 제 2 게이트 패턴(135)과 인접한 접합 영역(140b)에 드레인 단자(DN)를 형성한다. 한편, PMOS 게이트(PG)에 있어서는, 상대적으로 높은 일함수를 갖는 제 1 게이트 패턴(125) 일측의 접합 영역(150b)에 드레인 단자(DP)를 형성하고, 상대적으로 낮은 일함수를 갖는 제 2 게이트 패턴(135) 일측의 접합 영역(150a)에 소스 단자(SP)를 형성한다.
또한, 도 6 및 도 7에 도시된 바와 같이, 제 1 게이트 패턴(160), 즉, 제 1 도전층(도시되지 않음)으로 고농도 n형 불순물이 도핑된 폴리실리콘층이 이용되고, 제 2 게이트 패턴(170), 즉, 제 2 도전층(165)으로 고농도 p형 불순물이 도핑된 폴리실리콘층이 이용되는 경우, 상기 실시예와 반대로, NMOS 트랜지스터의 소스 단자(SN)는 제 2 게이트 패턴(170)과 인접한 접합 영역(180a)에 형성되고 드레인 단자(DN)는 제 1 게이트 패턴(160)과 인접한 접합 영역(180b)에 형성되고, PMOS 트랜지스터의 소스 단자(SP)는 제 1 게이트 패턴(160)과 인접한 접합 영역(190a)에 형성되고, 드레인 단자(DP)는 제 2 게이트 패턴(170)과 인접한 접합 영역(190b)에 형성될 수 있다.
이와 같이 방식으로 형성된 이중 일함수를 갖는 게이트를 갖는 CMOS 트랜지스터는 도 8a 및 도 8b에 도시된 바와 같이, NMOS 트랜지스터(도 8a 참조) 및 PMOS 트랜지스터(도 8b 참조) 각각 채널의 중심 부근(즉, 게이트 물질의 일함수 차이가 상이한 물질의 경계 부분)에서 게이트 물질들의 일함수 차에 의해 급격한 전위 변화가 발생된다. 이때, 상기 도 8a 및 도 8b는 본 발명에 따른 이중 일함수를 갖는 게이트를 갖는 CMOS 트랜지스터의 2차원 시뮬레이션 결과로서, 본 모의 실험에 적용된 이중 일함수 게이트 CMOS 트랜지스터는 1.0㎛의 물리적 채널 길이를 갖고, 채널의 중앙에서 정확히 게이트 일함수가 변화되도록 설계되었다.
또한, 도 9a 및 도 9b에 도시된 바와 같이, 본 발명의 CMOS 트랜지스터를 구성하는 NMOS 트랜지스터(도 9a 참조) 및 PMOS 트랜지스터(도 9b 참조) 각각의 채널 중심 부근에서 전자 및 정공 이동도가 급격히 증가되는 것이 측정되었다. 이때, 상기 도 9a 및 도 9b 역시 본 발명에 따른 이중 일함수를 갖는 게이트를 갖는 CMOS 트랜지스터의 2차원 시뮬레이션 결과로서, 본 모의 실험에 적용된 이중 일함수 게이트 CMOS 트랜지스터는 1.0㎛의 물리적 채널 길이를 갖고, 채널의 중앙에서 정확히 게이트 일함수가 변화되도록 설계되었다.
이러한 결과로부터, NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트를 n형 및 p형 불순물이 도핑된 폴리실리콘층들로 동일하게 구성하여도 NMOS 및 PMOS 트랜지스터 모두 이중 일함수 특성을 나타냄을 알 수 있다.
아울러, 본 발명의 실시예들과 같이 스페이서 방식으로 게이트 전극을 형성하는 경우, NMOS 트랜지스터의 게이트 한정 마스크(종래의 제 1 마스크 패턴(90a) 에 대응) 단계 및 PMOS 트랜지스터의 게이트 한정 마스크 패턴(종래의 제 2 마스크 패턴(90b)에 대응) 단계를 줄일 수 있다.
따라서, 본 발명에 의하면, NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트를 마스크 패턴을 사용하지 않고 스페이서 식각 방식에 의해 대칭적으로 형성하므로, 마스크 공정(즉, 리소그라피 공정)을 적어도 두 단계 이상 감축할 수 있다. 이에 CMOS 트랜지스터의 제조 공정 단계를 크게 감축할 수 있다.
또한, 본 발명에 의하면, 이중 일함수를 갖는 게이트(NG,PG)를 별도의 부분적인 이온 주입 공정 없이 서로 다른 일함수를 갖는 제 1 및 제 2 게이트 패턴(125,135)으로 형성함으로써, 복잡한 마스크 얼라인(align) 공정을 스킵(skip)할 수 있을 뿐만 아니라, 원하는 위치에서 전위 변화를 유도할 수 있다.
본 발명은 상기한 실시예에 국한되는 것만은 아니다.
본 실시예에서는 이중 일함수를 갖는 게이트의 제 1 및 제 2 도전층으로서, 고농도 p형 불순물이 도핑된 폴리실리콘층 및 고농도 n형 불순물이 도핑된 폴리실리콘층을 이용하였지만, 여기에 한정되지 않고, 고농도 p형 또는 n형 불순물이 도핑된 아몰퍼스 실리콘층을 이용하여도 무방하다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1a 내지 도 1d는 일반적인 이중 일함수 게이트를 갖는 CMOS 트랜지스터의 제조방법을 설명하기 위한 각 공정별 단면도,
도 2 내지 도 5는 본 발명의 일 실시예에 따른 이중 일함수 게이트를 갖는 CMOS 트랜지스터의 제조방법을 설명하기 위한 각 공정별 단면도,
도 6 및 도 7은 본 발명의 다른 실시예에 따른 이중 일함수 게이트를 갖는 CMOS 트랜지스터의 제조방법을 설명하기 위한 각 공정별 단면도,
도 8a는 본 발명에 따라 형성된 CMOS 트랜지스터를 구성하는 NMOS 트랜지스터의 수평 전계 특성을 보여주는 2차원 소자의 시뮬레이션 결과 그래프,
도 8b는 본 발명에 따라 형성된 CMOS 트랜지스터를 구성하는 PMOS 트랜지스터의 수평 전계 특성을 보여주는 2차원 소자의 시뮬레이션 결과 그래프,
도 9a는 본 발명에 따라 형성된 CMOS 트랜지스터를 구성하는 NMOS 트랜지스터의 전자 속도를 보여주는 2차원 소자의 시뮬레이션 결과 그래프, 및
도 9b는 본 발명에 따라 형성된 CMOS 트랜지스터를 구성하는 PMOS 트랜지스터의 정공 속도를 보여주는 2차원 소자의 시뮬레이션 결과 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 게이트 절연막
125 : 제 1 게이트 패턴 135 : 제 2 게이트 패턴
Claims (8)
- 제 1 영역 및 제 2 영역으로 구분된 반도체 기판;상기 제 1 영역에 형성되는 NMOS 트랜지스터; 및상기 제 2 영역에 형성되는 PMOS 트랜지스터를 포함하며,상기 NMOS 트랜지스터는 스페이서 형태를 갖는 제 1 게이트 패턴, 및 상기 제 1 게이트 패턴의 일측벽에 스페이서 형태로 형성되는 제 2 게이트 패턴으로 구성된 이중 일함수를 갖는 NMOS 게이트, 및 상기 NMOS 게이트 양측의 상기 반도체 기판에 형성되는 n형의 소스/드레인 영역을 포함하고,상기 PMOS 트랜지스터는 제 1 게이트 패턴 및 제 2 게이트 패턴을 포함하고 상기 NMOS 게이트와 대칭적인 구조를 갖는 PMOS 게이트, 및 상기 PMOS 게이트 양측의 상기 반도체 기판에 형성되는 p형의 소스/드레인 영역을 포함하며,상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴은 일함수가 상이하고,상기 NMOS 트랜지스터의 소스 영역은 상기 NMOS 게이트를 구성하는 제 1 및 제 2 게이트 패턴중 상대적으로 일함수가 낮은 패턴과 인접하게 배치되고,상기 NMOS 트랜지스터의 드레인 영역은 상기 NMOS 게이트를 구성하는 제 1 및 제 2 게이트 패턴중 상대적으로 일함수가 높은 패턴과 인접하게 배치되는 CMOS 트랜지스터.
- 제 1 항에 있어서,상기 제 1 및 제 2 게이트 패턴중 어느 하나는 고농도 p형 불순물이 도핑된 폴리실리콘층이고, 다른 하나는 고농도 n형 불순물이 도핑된 폴리실리콘층인 CMOS 트랜지스터.
- 삭제
- 제 1 영역 및 제 2 영역으로 구분된 반도체 기판;상기 제 1 영역에 형성되는 NMOS 트랜지스터; 및상기 제 2 영역에 형성되는 PMOS 트랜지스터를 포함하며,상기 NMOS 트랜지스터는 스페이서 형태를 갖는 제 1 게이트 패턴, 및 상기 제 1 게이트 패턴의 일측벽에 스페이서 형태로 형성되는 제 2 게이트 패턴으로 구성된 이중 일함수를 갖는 NMOS 게이트, 및 상기 NMOS 게이트 양측의 상기 반도체 기판에 형성되는 n형의 소스/드레인 영역을 포함하고,상기 PMOS 트랜지스터는 제 1 게이트 패턴 및 제 2 게이트 패턴을 포함하고 상기 NMOS 게이트와 대칭적인 구조를 갖는 PMOS 게이트, 및 상기 PMOS 게이트 양측의 상기 반도체 기판에 형성되는 p형의 소스/드레인 영역을 포함하며,상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴은 일함수가 상이하고,상기 제 1 및 제 2 게이트 패턴중 어느 하나는 고농도 p형 불순물이 도핑된 폴리실리콘층이고, 다른 하나는 고농도 n형 불순물이 도핑된 폴리실리콘층이며,상기 PMOS 트랜지스터의 소스 영역은 상기 PMOS 게이트를 구성하는 제 1 및 제 2 게이트 패턴중 상대적으로 일함수가 높은 패턴과 인접하게 배치되고,상기 NMOS 트랜지스터의 드레인 영역은 상기 NMOS 게이트를 구성하는 제 1 및 제 2 게이트 패턴중 상대적으로 일함수가 낮은 패턴과 인접하게 배치되는 CMOS 트랜지스터.
- NMOS 트랜지스터 예정 영역 및 PMOS 트랜지스터 예정 영역이 구분된 반도체 기판을 제공하는 단계;상기 NMOS 트랜지스터 예정 영역의 일부 및 상기 PMOS 트랜지스터 예정 영역의 일부를 포함하도록 희생 패턴을 형성하는 단계;상기 희생 패턴 양측벽에 제 1 일함수를 갖는 제 1 게이트 패턴들을 형성하는 단계;상기 제 1 게이트 패턴들의 일측벽에 제 2 게이트 패턴을 각각 형성하여, 상기 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역 각각에 상기 제 1 및 제 2 게이트 패턴으로 구성된 NMOS 게이트 및 PMOS 게이트를 형성하는 단계;상기 희생 패턴을 제거하는 단계;상기 NMOS 게이트 양측의 반도체 기판에 소스/드레인 영역을 형성하는 단계; 및상기 PMOS 게이트 양측의 반도체 기판에 소스/드레인 영역을 형성하는 단계를 포함하는 CMOS 트랜지스터의 제조방법.
- 제 5 항에 있어서,상기 제 1 게이트 패턴을 형성하는 단계는,상기 희생 패턴이 형성된 반도체 기판 상부에 제 1 도전층을 형성하는 단계; 및상기 제 1 도전층을 상기 희생 패턴 상면이 노출되도록 비등방성 식각하는 단계를 포함하는 CMOS 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 제 2 게이트 패턴을 형성하는 단계는,상기 제 1 게이트 패턴이 형성된 반도체 기판 결과물 상부에 상기 제 1 게이트 패턴과 일함수가 상이한 제 2 도전층을 형성하는 단계; 및상기 제 2 도전층을 상기 희생 패턴 상면이 노출되도록 비등방성 식각하는 단계를 포함하는 CMOS 트랜지스터의 제조방법.
- 제 6 항 또는 제 7 항에 있어서,상기 제 1 도전층은 고농도 p형 불순물이 도핑된 폴리실리콘층이고,상기 제 2 도전층은 고농도 n형 불순물이 도핑된 폴리실리콘층인 CMOS 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080078102A KR101027769B1 (ko) | 2008-08-08 | 2008-08-08 | 이중 일함수 게이트를 갖는 ｃｍｏｓ 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080078102A KR101027769B1 (ko) | 2008-08-08 | 2008-08-08 | 이중 일함수 게이트를 갖는 ｃｍｏｓ 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100019196A KR20100019196A (ko) | 2010-02-18 |
| KR101027769B1 true KR101027769B1 (ko) | 2011-04-07 |
Family
ID=42089693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080078102A KR101027769B1 (ko) | 2008-08-08 | 2008-08-08 | 이중 일함수 게이트를 갖는 ｃｍｏｓ 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101027769B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7095500B2 (ja) * | 2018-08-31 | 2022-07-05 | 株式会社デンソー | スイッチング素子 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980070155A (ko) * | 1997-01-30 | 1998-10-26 | 사와무라시꼬 | Ｍｏｓｆｅｔ 및 그의 제조 방법 |
| US6630720B1 (en) * | 2001-12-26 | 2003-10-07 | Advanced Micro Devices, Inc. | Asymmetric semiconductor device having dual work function gate and method of fabrication |
| KR20080003556A (ko) * | 2006-07-03 | 2008-01-08 | 충청북도 | 반도체 소자 및 그의 제조방법 |
| KR20100015071A (ko) * | 2008-08-04 | 2010-02-12 | 충북대학교 산학협력단 | 이중 일함수 게이트를 갖는 모스 트랜지스터 및 그제조방법 |
-
2008
- 2008-08-08 KR KR1020080078102A patent/KR101027769B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980070155A (ko) * | 1997-01-30 | 1998-10-26 | 사와무라시꼬 | Ｍｏｓｆｅｔ 및 그의 제조 방법 |
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| KR20100015071A (ko) * | 2008-08-04 | 2010-02-12 | 충북대학교 산학협력단 | 이중 일함수 게이트를 갖는 모스 트랜지스터 및 그제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100019196A (ko) | 2010-02-18 |
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