KR101229186B1 - 다중 핀 높이를 가진 ＦｉｎＦＥＴ - Google Patents

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Abstract

집적 회로 구조는 반도체 기판과, 반도체 기판 위의 FinFET를 포함하고 있다. FinFET는 반도체 핀과, 반도체 핀의 상면과 측벽 상의 게이트 유전체와, 반도체 핀의 단부에서의 소스/드레인를 포함한다. 제1 쌍의 얕은 트렌치 아이솔레이션(STI) 영역은 소스/드레인 영역 부분 바로 아래 부분을 포함하며, 제1 쌍의 STI 영역은 반도체 스트립에 의해 분리되며 반도체 스트립과 인접하고 있다. 제1 쌍의 STI 영역은 제1 상면을 더 가진다. 제2 쌍의 STI 영역은 게이트 전극 바로 아래 부분을 포함하며, 제2 쌍의 STI 영역은 반도체 스트립에 의해서 서로 분리되며 반도체 스트립과 인접하고 있다. 제2 쌍의 STI 영역은 제1 상면 보다 높은 제2 상면을 가진다.

Description

다중 핀 높이를 가진 ＦｉｎＦＥＴ{FINFETS WITH MULTIPLE FIN HEIGHTS}
본 발명은 일반적으로 집적 회로에 관한 것으로서, 특히 반도체 핀(semiconductor fin) 및 FinFET 트랜지스터와 그의 제조 방법에 관한 것이다.
본 출원은 발명의 명칭이 "다중 핀 높이를 가진 FinFET"인 2009년 12월 3일자로 출원된 미국 특허 가출원 제61/266,427호의 우선권 이익을 주장하며 그 내용 전체가 여기서 참조로서 결합 되고 있다.
집적 회로의 축소 규모가 증가하고 고속의 집적 회로 요구 요건이 증가함에 따라, 트랜지스터는 보다 축소된 규격과 함께 높은 구동 전류를 갖는 것이 필요하다. 따라서 FinFET가 개발되었다.
FinFET는 증대된 채널 폭을 갖는데 이는 채널들이 측벽 부분과 핀의 상면 상의 부분을 포함하고 있기 때문이다. 트랜지스터의 구동 전류는 채널 폭에 비례하므로, FinFET의 구동 전류는 플래너 트랜지스터의 구동 전류에 비해 증가된다.
본 발명의 일실시예에 의하면, 집적 회로 구조는 반도체 기판과 반도체 기판 위의 FinFET를 포함하고 있다. FinFET는 반도체 핀과, 반도체 핀의 상면 및 측벽 상의 게이트 유전체와, 게이트 유전체 상의 게이트 전극과, 반도체 핀 단부에서의 소스/드레인 영역을 포함한다. 제1 쌍의 얕은 트렌치 아이솔레이션(STI) 영역은 소스/드레인 영역 부분 바로 아래에 놓여있는 부분을 포함하며, 제1 쌍의 STI 영역은 반도체 스트립과 인접하며 반도체 스트립에 의해서 분리된다. 제1 쌍의 STI 영역은 제1 상면을 더 가진다. 제2 쌍의 STI 영역은 게이트 전극 바로 아래에 놓여있는 부분을 포함하며, 제2 쌍의 STI 영역은 반도체 스트립과 인접하며 반도체 스트립에 의해서 분리된다. 제2 쌍의 STI 영역은 제1 상면 보다 높은 제2 상면을 가진다.
다른 실시예들이 또한 개시된다.
본 발명에 따른 FinFET에 의하면 축소된 크기와 높은 구동 전류를 갖는다.
도 1 내지 도 10은 본 발명의 일실시예에 따른 상이한 핀 높이를 가진 반도체 핀의 제조에 있어서의 중간 단계들의 단면도이다.
도 11a 내지 16b는 본 발명의 또 다른 실시예에 따른 FinFET 제조에 있어서의 중간 단계의 단면도 및 사시도이다.
도 17은 반도체 칩의 디바이스 영역들을 도시하는 도면이다.
도 18은 상이한 핀 높이를 가진 핀들이 있는 2 개의 FinFET를 포함하는 정적 RAM을 도시하는 도면이다.
이후, 본 발명의 상세한 설명을 위해 첨부 도면을 참조하여 본 발명의 실시예에 대해서 설명하기로 한다.
이후 본 발명의 실시예의 이용에 대해서 보다 상세히 설명하기로 한다. 그러나 실시예들이 광범위한 다양한 특정의 문맥으로 실시 가능한 많은 적용 가능한 발명의 개념을 제공함을 이해하여야 한다. 기술된 특정 실시예들은 실시예를 이용하기 위한 일례의 특정의 방법에 지나지 않으며 본 발명의 범위를 제한하지 않는다.
신규의 상이한 핀 높이를 가진 반도체 핀 및 FinFET의 제조 방법이 마련된다. 일실시예의 제조에 있어서의 중간 단계들이 설명된다. 실시예의 변형들이 기술된다. 다양한 도면 및 예증의 실시예를 통해서 동일한 참조 부호는 동일 요소를 가리키기 위해 사용된다.
도 1에 있어서, 동 도면에는 반도체 기판(20)이 마련된다. 일실시예에서 반도체 기판(20)은 실리콘을 포함한다. 탄소, 게르마늄, 갈륨, 비소, 질소, 인듐, 및/또는 인 등과 같이 일반적으로 사용되는 다른 물질들이 또한 반도체 기판(20)에 포함될 수 있다.
반도체 기판(20)은 디바이스 영역(100) 부분과 디바이스 영역(200) 부분을 포함한다. 일실시예에서 디바이스 영역들(100,200)은 필수적으로 로직 코어 영역, 메모리 영역(임베디드 정적 RAM 영역과 같은), 아날로그 영역, 입출력(IO, 또한 주변 장치라고도 불리는) 영역, 더미 영역(더미 패턴을 형성하기 위한) 등등으로 이루어진 그룹에서 선택된 상이한 영역이다. 상기한 디바이스 영역들이 도 17에 개략적으로 도시되어 있다. 일례의 실시예에서 디바이스 영역(100)은 로직 코어 영역이다. 디바이스 영역(100)은 로직 코어 영역이며, 디바이스 영역(200)은 IO 영역이다. 대안의 실시예에서 디바이스 영역(100)은 p 형 FinFET 영역이며, 디바이스 영역(200)은 n 형 FinFET 영역이다.
반도체 기판(20) 상에는 패드 층(22)과 마스크 층(24)이 형성될 수 있다. 패드 층(22)은 예컨대 열 산화 공정을 이용하여 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 패드 층(22)은 반도체 기판(20)과 마스크 층(24) 사이에서 부착층으로서 기능할 수 있다. 패드 층(22)은 또한 마스크 층(24)을 에칭하기 위한 에칭 저지층으로서 기능할 수 있다. 일실시예에서 마스크 층(24)은 예컨대 저압 화학 기상 증착(LPCVD) 방법을 이용하여 실리콘 질화물로 형성된다. 다른 실시예에서 마스크 층(24)은 실리콘의 열적 질화, 플라즈마 인핸스드 화학 기상 증착(PECVD), 또는 플라즈마 양극 질화 방법에 의해서 형성된다. 마스크 층(24)은 후속의 포토리소그래피 공정 동안 하드 마스크로서 사용된다.
STI 영역(30)(30_1 및 30_2로 표시)은 반도체 기판(20)에서 형성된다. STI 영역(30)의 깊이는 약 100 nm 및 약 250 nm 사이에 있을 수 있으며, 상이한 깊이 또한 적용 가능하다. 그러나 상세한 설명에 걸쳐서 인용된 규격은 단지 일례이며 상이한 제조 기술이 사용된다면 변경 가능함을 알 수 있다. STI 영역(30)의 형성은 공지의 방법을 이용하여 수행 가능하며, 따라서 공정의 상세에 대해서는 여기서 상세히 설명되지 않는다.
도 2에 있어서 디바이스 영역(100)은 포토레지스트(134)에 의해서 마스킹되고 디바이스 영역(200)은 노출 상태로 남겨 진다. 노출된 STI 영역(30_2)은 에칭 단계를 통해서 리세스됨으로써, 반도체 기판(20)에서 리세스(236)가 된다. 최종 구조가 도 3에 도시된다. 이처럼 리세스들(236) 사이의 반도체 기판(20)의 부분들은 Hfm2로 표시되는 핀 높이를 가진 핀(238)이 된다. 일례의 실시예에서 핀 높이 Hfm2 는 약 15 nm과 30 nm 사이에 있으며, 그 높이는 또한 그 보다 크거나 혹은 작을 수가 있다. 다음에 포토레지스트(134)가 제거된다.
도 4에 있어서, 디바이스 영역(200)은 포토레지스트(234)에 의해서 마스크 되고 디바이스 영역(100)은 노출된 상태로 남겨진다. 노출된 STI 영역(30)은 에칭 단계를 거쳐서 리세스되어 도 5에서 도시하고 있는 바와 같이 리세스(136)가 된다. 따라서 리세스(136)들 사이의 반도체 기판(20) 부분이 Hfm1 으로 표시되는 핀 높이를 가진 핀(138)이 된다. 일례의 실시예에서 핀 높이 Hfm1 는 약 25 nm과 40 nm 사이에 있으며, 그 높이는 또한 그 보다 크거나 혹은 작을 수가 있다. Hfm1 과 Hfm2 는 서로 상이하다. 핀 높이 차(Hfm2 - Hfm1)는 약 5 nm 보다 크거나 혹은 심지어 10 nm 보다 클 수가 있다. 더욱이 Hfm1 /Hfm12 의 비는 약 1.25 혹은 심지어 1.33 보다 클 수가 있다.
다음에 도 6에 도시한 바와 같이, 마스크 층(24) 및 패드 층(22)이 제거된다. 마스크 층(24)은 실리콘 질화물로 형성되면 핫 H3PO4를 이용하여 습식 공정(wet process)에 의해서 제거될 수 있고, 패드 층(22)은 실리콘 산화물로 형성되면 묽은 HF 산을 이용하여 제거 가능하다. 도 6에 도시한 구조에서 STI 영역(30)의 바닥 아래의 기판(20) 부분은 반도체 기판으로서 취급되며, 핀(138) 및 핀(238)은 반도체 기판 위에 놓여진 것으로서 취급됨을 알 수 있다.
도 7은 디바이스 영역(100)과 디바이스 영역(200)에서의 각각의 FinFET(160,260) 형성을 보여주고 있다. 먼저 웰 도펀트가 예컨대 주입(implantation)에 의해 노출된 핀(138,238)으로 도입된다. 디바이스 영역(100)은 p 형 FinFET 영역이고 디바이스 영역(200)이 n 형 FinFET 영역인 실시예에서, n 형 불순물 주입이 행해져서 인과 같은 n 형 불순물을 핀(138)에 도핑하고, p 형 불순물 주입이 행해져서 붕소와 같은 p 형 불순물을 핀(238)에 도핑한다. 단순화를 위해 웰을 도핑하기 위해 사용되는 마스크는 도시하고 있지 않다. 게이트 유전체(150,250)는 핀(138,238)의 측벽과 상면을 도포하도록 형성된다. 게이트 유전체(150,250)는 열산화법에 의해서 형성 가능하며, 그에 따라 서멀 실리콘 산화물을 포함할 수 있다. 다음에 게이트 전극(152,252)이 게이트 유전체(150,250) 위에 각각 형성된다. 일실시예에서 각각의 게이트 전극(152,252)은 하나 이상의 핀(138,238)을 도포함으로써, 각각의 최종 FinFET(160,260)은 하나 이상의 핀(138,238)을 각각 포함한다. 대안의 실시예에서 각각의 핀(138,238)은 하나의 FinFET를 형성하기 위해 사용 가능하다. 소스 및 드레인 영역과 소스 및 드레인 실리사이드(도시안됨)를 포함하여 FinFET(160,260)의 나머지 구성요소가 형성된다. 이들 구성요소의 형성 공정은 당업자에게는 자명한 것이며 따라서 여기서는 이에 대해서 반복해서 설명하지 않기로 한다.
도 8 내지 도 10은 대안의 실시예를 도시하고 있다. 이 실시예에서 이용된 초기 구조는 도 1에 도시한 것과 유사하다. 다음에는 도 8에 있어서, 디바이스 영역(200)을 위해 포토레지스트(234)를 형성한 후, 제1 불순물을 STI 영역(30_1)으로 도입하기 위해 제1 불순물의 양(dosage)으로 제1 주입이 수행된다. 최종 STI 영역(30_1)은 제1 불순물 농도를 가진다. 다음에 도 9에 도시한 바와 같이 포토레지스트(234)가 제거되고, 포토레지스트(134)가 형성된다. STI 영역(30_2)으로 제2 불순물을 도입하기 위해 제2 불순물의 양으로 제2 주입이 수행된다. 최종 STI 영역은 제2 불순물 농도를 가진다. 일례의 실시예에서 제1 불순물은 인을 포함하고, 제2 불순물은 붕소를 포함한다.
다음에 도 10에 도시한 바와 같이 포토레지스트(134)가 제거되고, STI 영역(30)이 습식 에칭 또는 기타 방법을 이용하여 리세스된다. STI 영역(30_1,30_2)에서의 상이한 불순물 농도도 인해, STI 영역(30_1,30_2)의 에칭율은 상이하며, 그에 따라 최종 핀 높이 Hfm1 및 Hfm2 가 상이하다. 핀 높이 Hfm1 및 Hfm2 의 차이는 패턴 로딩 효과(pattern loading effect)를 도입하기 위해 STI 영역(30_2)의 패턴 밀도와는 상이한 STI 영역(30_1)의 패턴 밀도를 만듦으로써 더 증가될 수 있어, STI 영역(30_1,30_2)의 에칭율의 차이는 더 증가된다. 대안의 실시예에서 도 8 및 도 9에 도시한 바와 같이 STI 도핑은 수행되지 않는다. 그러나 STI 영역(30_1)의 패턴 밀도는 STI 영역(30_2)의 것과는 상이하고, 패턴 로딩 효과를 이용하여 핀 높이 차이를 가져온다.
후속의 단계에서, 마스크 층(24) 및 패드 층(22)이 제거되어 도 6에 도시한 바와 같은 구조가 된다. 다음에 도 7에 도시한 바와 같이 FinFET(160,260)을 형성하도록 공정이 계속된다.
상이한 디바이스 영역에서 핀 높이를 차별화함으로써, 상이한 디바이스 영역에서 FinFET의 핀 높이가 더 이상 함께 연결되지 않음을 의미하는 접합 윈도우(juncton window)가 증가 된다. 상이한 디바이스 영역의 FinFET가 상이한 핀 높이를 가지므로, 상이한 디바이스 영역에서 디바이스의 성능을 조정하는 것이 보다 쉽다. 또한 디바이스 영역(100)에서 FinFET(160)(도 7)이 p 형 FinFET이고 디바이스 영역(200)에서 FinFET(260)가 n 형 FinFET인 실시예에서, p 형 FinFET(160)의 최종 핀 높이는 n 형 FinFET(260)의 핀 높이 보다 크다. 따라서 p 형 FinFET(160)와 n 형 FinFET(260)는 동일 SRAM 셀(도 18)에서 사용된다. 예를 들면, p 형 FinFET(160)는 풀업 트랜지스터일 수 있고, n 형 FinFET(260)는 풀다운 트랜지스터일 수가 있다. p 형 FinFET(160)의 큰 핀 높이 Hfin1 는 n 형 FinFET(260)의 높은 전자 이동도에 비해 낮은 정공 이동도를 보상할 수가 있다. 따라서 p 형 FinFET(160)의 성능과 n 형 FinFET(260)의 성능이 균형을 이룰 수가 있다.
도 11a 내지 도 16b는 또 다른 실시예에 따른 FinFET의 제조에 있어서의 중간 단계를 보여주고 있으며, STI 영역(30)의 리세스 깊이의 차이가 단일 FinFET에 적용된다. 먼저, 도 11a 및 도 11b에서, 기저 반도체 기판(20)과 동일한 물질로 형성된 실리콘 핀일 수 있는 반도체 핀(310)이 형성된다. 반도체 핀(310)의 형성은 도 2 내지 도 6에서 핀(138 또는 238)의 형성과 필수적으로 동일한다. 도 11a는 세로 방향의 단면도를 보여주며, 점선은 반도체 핀(310)과 반도체 기판(20)이 반도체 스트립을 통해 접속됨을 표시한다. 도 11b는 가로 방향의 단면도를 보여주고 있다. 반도체 핀(310)의 핀 높이는 Hfin 이고 반도체 핀의 핀 폭은 Wfin이다.
다음에 사시도인 도 12에 도시한 바와 같이 게이트 유전체(314) 및 게이트 전극(316)이 형성된다. 게이트 유전체(314)는 반도체 핀(310)의 측벽과 상면에 형성된다. 다음에 약하게 도핑된 소스 및 드레인(LDD) 영역(도시안됨)이 반도체 핀(310)을 주입함으로써 형성 가능하다. 일실시예에서 도 13에 도시한 바와 같은 슬림 스페이서(318)는 게이트 유전체(314)와 게이트 전극(316)의 측벽에서 형성 가능하며, LDD 영역은 슬림 스페이서(318)의 형성 이전 혹은 이후에 형성 가능하다. 옵션으로 질화물로 형성 가능한 마스크 층(317)이 형성된다. 도 13은 또한 마스크 층(317)을 보여주고 있다.
다음에는 도 14a에 도시한 바와 같이 게이트 스페이서(320)가 형성된다. 게이트 스페이서(320)는 이전에 형성된 슬림 스페이서(318)를 포함할 수 있다. 게이트 스페이서(320)는 많은 상이한 변형을 가질 수가 있다. 예컨대 도 14a에 도시한 바와 같이 각각의 게이트 스페이서(320)는 질화물-산화물-질화물-산화물(NONO 구조)을 가질 수가 있다. 대안의 실시예에서 각각의 게이트 스페이서(320)는 산화물 층(NO 구조로 지칭됨) 상에 질화물 층을 단지 가질 수 있다. 게이트 전극(316)에 의해서 도포되지 않는 반도체 핀(310)의 대향 측벽에서 노출된 STI 영역 부분이 리세스된다. 도 14a에 도시한 구조의 사시도가 도 14b에 도시되고 있다. 반도체 핀(310)의 높이를 명확하게 도시하기 위해 게이트 스페이서(320)는 도시되고 있지 않다. 최종 구조에서 반도체 핀(310)은 2 개의 높이를 가진다. 게이트 스페이서(320) 및 게이트 전극(316)에 의해서 도포되는 반도체 핀(310) 부분(최조 FinFET의 채널 부분을 또한 포함함)은 핀 높이가 도 11b에 도시한 바와 동일한 핀 높이 Hfin를 가진다. STI 영역(30)의 리세싱 결과로서, 도포되지 않는 반도체 핀(310) 부분은 증가된 핀 높이 Hfin'를 가진다. 일실시예에서 Hfin는 약 2 nm 보다 큰 핀 높이 Hfin 이거나 혹은 약 10 nm 보다 큰 핀 높이일 수가 있다. 대안적으로 Hfin'/Hfin 비는 약 1.05 보다 클 수 있고, 심지어 약 1.08 보다 크거나 약 1.05 및 약 1.5 사이에 있을 수가 있다.
다음에 도 15a에 도시한 바와 같이 에피택셜 반도체 층(324)은 반도체 핀(310)의 노출된 부분 상에서 에피택셜 성장된다. 에피택셜 반도체 층(324)은 실리콘, 게르마늄, 탄소 및/또는 기탄 반도체 물질을 포함할 수 있다. 최종 FinFET가 p 형인 일실시예에서, 에피택셜 반도체 층(324)은 실리콘과 가능하게는 게르마늄 및 실리콘을 포함할 수 있다. 최종 FinFET가 n 형인 대안의 실시예에서, 에피택셜 반도체 층(324)은 실리콘과 가능하게는 탄소 및 실리콘을 포함할 수가 있다. 에피택셜 반도체 층(324)의 두께 T는 약 10 nm 보다 클 수가 있다.
도 15b는 도 15a에 도시한 구조의 또 다른 단면도이며, 단면은 도 15a에서 선 15B-15B를 가로지르는 수직면으로부터 얻어진다. 핀 높이 Hfin 는 도 15b에 표시되어 있다. 도 15c는 도 15a에 도시한 구조의 또 다른 단면도이며, 단면은 도 15a에서 선 15C-15C를 가로지르는 수직면으로부터 얻어진다. 핀 높이 Hfin' 는 도 15c에 표시되어 있다. 도 15b와 15c를 비교하여 보면, 증가된 핀 높이 Hfin' 로 인해 에피택셜 반도체 층(324)의 체적이 증가됨이 관측된다. 반도체 핀(310)의 핀 높이가 값 Hfin 에서 값 Hfin' 로 증가되지 않으면, 에피택셜 반도체 층(324)은 점선(328) 위의 영역으로 제한될 것이다. 도 15b 및 15c에서 명확한 가시적 바닥부가 없을지라도, 반도체 핀(310)은 반도체 핀(310) 부분의 대향측의 STI(30)의 상면을 가진 바닥 레벨을 갖는 것으로 고려된다. 따라서 도 15b에 도시한 바와 같이 전극(316) 바로 아래에 있는 반도체 핀(310) 부분의 바닥은 선(327)으로 도시되고 있고 도 15c에서 반도체 핀(310) 부분의 바닥은 게이트 전극(316)에 의해서 도포되지 않으며 게이트 스페이서(320)는 선(329)으로 도시되고 있다. 바닥(329)은 바닥(327) 보다 낮다.
도 16a에서, 반도체 핀(310)의 소스 및 드레인 영역(도시안됨)과 에피택셜 반도체 층(324)을 형성하기 위해 주입이 수행된다. 마스크 층(317)은 또한 제거되고, 소스/드레인 실리사이드 영역(330)과 게이트 실리사이드 영역(332)은 에피택셜 반도체 층(324) 상에 형성된다. 소스 및 드레인 영역과 실리사이드 영역(330)의 형성은 공지의 방법을 채용할 수가 있다. 실리사이드 영역(330,332)의 형성 후 에피택셜 반도체 층(324)은 전체적으로 혹은 부분적으로 소모될 수가 있다. 최종 구조에서 실리사이드 영역(330)은 에피택셜 반도체 층(324)의 나머지 부분에 의해서 반도체 핀(310)과 분리되거나 혹은 콘택트 반도체 핀(310)에 의해서 직접 분리될 수가 있다.
도 16b는 도 16a에 도시한 구조의 또 다른 단면도이며, 단면도는 도 16a에서 선 16B-16B를 가로지르는 수직면으로부터 구해진다. 에피택셜 반도체 층(324)의 에피택셜 형성 전 STI 영역(30)을 리세싱함으로써 소스 및 드레인 영역의 체적이 증가됨이 관찰된다. 최종 FinFET의 채널 영역에 가해진 바람직한 인장 또는 압축 응력은 또한 응력 가해진 소스 및 드레인 영역의 증가된 체적으로 인해 증가된다. 또한 실리사이드 영역(330)의 크기가 에피택셜 반도체 층(324)의 증가된 측벽 영역으로 인해 또한 증가되므로, 실리사이드 영역(330)에 집중하는 전류 또한 감소된다.
비록 실시예들 및 그들의 이점에 관해서 상세히 기술하였지만 첨부된 청구범위에 의해서 한정되는 바와 같이 실시예들의 사상 및 범위를 일탈하지 않는 다양한 변경, 치환 및 수정이 행해질 수 있음을 알아야 한다. 더욱이 본 발명의 범위는 명세서에서 기술하고 있는 공정, 머신, 제조 및 발명의 대상, 수단, 방법 및 단계들의 조합에 제한되지 않는다. 당업자라면 명세서에서 기술하고 있는 대응 실시예와 동일한 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는 개시 내용, 공정, 머신, 제조, 조성물, 수단, 방법, 또는 현재 혹은 나중에 개발될 단계가 본 발명에 따라 이용 가능함을 용이하게 이해할 수가 있을 것이다. 따라서, 첨부된 청구범위는 이러한 공정, 머신, 제조, 조성물, 수단, 방법 또는 단계 내에 포함되는 것으로 의도된다. 또한, 각각의 청구범위는 개개의 실시예를 구성하며 다양한 청구범위 및 실시예의 조합은 본 발명의 범위 내에 있는 것으로 의도된다.
20 반도체 기판
22 패드 층
24 마스크 층
30 STI 영역
100,200 디바이스 영역

Claims (10)

  1. 집적 회로 구조에 있어서,
    반도체 기판과,
    상기 반도체 기판 상의 FinFET으로서, 반도체 핀, 상기 반도체 핀의 상면 및 측벽들 상의 게이트 유전체, 상기 게이트 유전체 상의 게이트 전극, 및 상기 반도체 핀의 단부에서의 소스/드레인 영역을 포함하는 것인, 상기 FinFET;
    상기 소스/드레인 영역의 일부 바로 아래에 놓여있는(underlying) 부분들을 포함하는 제1 쌍의 얕은 트렌치 아이솔레이션(STI) 영역으로서, 상기 제1 쌍의 STI 영역은 반도체 스트립에 의해 분리되고 상기 반도체 스트립과 인접하며, 상기 제1 쌍의 STI 영역은 제1 상면들을 갖는 것인, 상기 제1 쌍의 STI 영역;
    상기 게이트 전극 바로 아래 놓여있는 부분들을 포함하는 제2 쌍의 STI 영역으로서, 상기 제2 쌍의 STI 영역은 상기 반도체 스트립에 의해서 서로 분리되고 상기 반도체 스트립과 인접하며, 상기 제2 쌍의 STI 영역은 상기 제1 상면들보다 높은 제2 상면들을 갖는 것인, 상기 제2 쌍의 STI 영역
    을 포함하고,
    상기 소스/드레인 영역은 상기 반도체 핀과 동일한 반도체 물질로 형성된 중앙 부분과, 상기 중앙 부분의 상면 및 측벽들 상의 에피택셜 반도체 층을 포함하고,
    상기 에피택셜 반도체 층은 상기 제1 상면들 바로 위의 부분을 포함하는 것인, 집적 회로 구조.
  2. 제1항에 있어서, 상기 게이트 전극의 측벽 상의 게이트 스페이서를 더 포함하며, 상기 게이트 스페이서는 상기 제2 쌍의 STI 영역 바로 위에 있는 것인, 집적 회로 구조.
  3. 제1항에 있어서, 상기 반도체 스트립은 상기 반도체 핀 바로 아래에 있고 상기 반도체 핀과 연속 영역을 형성하며, 상기 반도체 스트립은 제1 핀 부분 바로 아래에 놓여있는 제1 스트립 부분과 상기 소스/드레인 영역 바로 아래에 놓여있는 제2 스트립 부분을 포함하는 것인, 집적 회로 구조.
  4. 삭제
  5. 집적 회로 구조에 있어서,
    반도체 기판;
    FinFET - 상기 FinFET은,
    제1 바닥을 가진 제1 핀 부분 및 상기 제1 바닥보다 낮은 제2 바닥을 가지며 상기 제1 핀 부분과 인접하는 제2 핀 부분을 포함하는 반도체 핀과,
    상기 제1 핀 부분의 상면과 측벽들 상에 있고, 상기 제2 핀 부분 상에 없는 게이트 유전체와,
    상기 게이트 유전체 상의 게이트 전극
    을 포함함 - ;
    상기 반도체 핀 바로 아래에 놓여있고 상기 반도체 핀과 연속 영역을 형성하는 반도체 스트립으로서, 상기 반도체 스트립은 상기 제1 핀 부분 바로 아래에 놓여있는 제1 스트립 부분과, 상기 제2 핀 부분 바로 아래에 놓여있는 제2 스트립 부분을 포함하는 것인, 상기 반도체 스트립;
    상기 제1 스트립 부분과 인접하며 상기 제1 핀 부분의 제1 바닥과 동일한 레벨에 있는 제1 상면을 갖는 제1 STI 부분;
    상기 제2 스트립 부분과 인접하며 상기 제2 핀 부분의 제2 바닥과 동일한 레벨에 있는 제2 상면 - 상기 제2 상면은 상기 제1 상면 보다 낮음 - 을 갖는 제2 STI 부분; 및
    상기 제2 핀 부분의 상면과 측벽들 상에 있고, 상기 제2 STI 부분 바로 위 부분을 포함하는 에피택셜 반도체 층
    을 포함하는, 집적 회로 구조.
  6. 제5항에 있어서, 상기 게이트 전극의 측벽 상의 게이트 스페이서를 더 포함하며, 상기 게이트 스페이서는 상기 제1 핀 부분 바로 위에 있는 것인, 집적 회로 구조.
  7. 삭제
  8. 집적 회로 구조에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 FinFET - 상기 FinFET은,
    반도체 핀과,
    상기 반도체 핀의 상면과 측벽들 상의 게이트 유전체와,
    상기 게이트 유전체 상의 게이트 전극과,
    상기 게이트 전극의 측벽 상의 게이트 스페이서와,
    상기 반도체 핀의 단부에서의 소스/드레인 영역을 포함함 - ;
    상기 반도체 핀 바로 아래에 놓여있고 상기 반도체 핀과 함께 연속의 반도체 영역을 형성하는 반도체 스트립; 및
    상기 반도체 스트립과 인접하는 얕은 트렌치 아이솔레이션(STI) 영역으로서, 상기 STI 영역의 상면은 상기 게이트 스페이서의 외곽 측벽에 수직 정렬된 단차(step)를 포함하는 것인, 상기 STI 영역
    을 포함하고,
    상기 STI 영역은 상기 게이트 전극 바로 아래에 놓여있고 제1 상면을 가진 제1 부분과, 상기 소스/드레인 영역 바로 아래에 놓여있고 상기 제1 상면 보다 낮은 제2 상면을 가진 제2 부분을 포함하며,
    상기 소스/드레인 영역은 상기 반도체 핀의 반도체 물질과 상이한 반도체 물질을 포함하며, 상기 소스/드레인 영역은 상기 반도체 핀과 동일한 반도체 물질로 형성된 중앙 부분과, 상기 중앙 부분의 상면과 측벽들 상의 에피택셜 반도체 층을 포함하며,
    상기 에피택셜 반도체 층은 상기 제2 부분 바로 위의 부분을 포함하는 것인, 집적 회로 구조.
  9. 삭제
  10. 삭제
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