TWI672766B - 隔離元件及其製作方法 - Google Patents

隔離元件及其製作方法 Download PDF

Info

Publication number
TWI672766B
TWI672766B TW104126006A TW104126006A TWI672766B TW I672766 B TWI672766 B TW I672766B TW 104126006 A TW104126006 A TW 104126006A TW 104126006 A TW104126006 A TW 104126006A TW I672766 B TWI672766 B TW I672766B
Authority
TW
Taiwan
Prior art keywords
shallow trench
trench isolation
region
isolation
doped region
Prior art date
Application number
TW104126006A
Other languages
English (en)
Other versions
TW201707133A (zh
Inventor
蕭世楹
劉冠良
Original Assignee
聯華電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯華電子股份有限公司 filed Critical 聯華電子股份有限公司
Priority to TW104126006A priority Critical patent/TWI672766B/zh
Priority to US14/859,348 priority patent/US9647060B2/en
Publication of TW201707133A publication Critical patent/TW201707133A/zh
Application granted granted Critical
Publication of TWI672766B publication Critical patent/TWI672766B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本發明揭露一種製作隔離元件的方法。首先提供一基底，然後形成一第一淺溝隔離以及一第二淺溝隔離於基底內，其中第一淺溝隔離環繞一第一元件區且第二淺溝隔離環繞一第二元件區。接著形成一第一摻雜區於第一淺溝隔離及第二淺溝隔離之間並直接接觸第一淺溝隔離及第二淺溝隔離，之後再形成一第一閘極結構於第一摻雜區、第一淺溝隔離及第二淺溝隔離上。

Description

隔離元件及其製作方法
本發明是關於一種隔離元件，尤指一種於兩個淺溝隔離之間設置一摻雜區之高壓半導體元件。
以目前的半導體技術水準，業界已能將控制電路、記憶體、低壓操作電路以及高壓操作電路及元件同時整合製作在單一晶片上，藉此降低成本，同時提高操作效能，其中如垂直擴散金氧半導體(vertical double-diffusion metal-oxide-semiconductor,VDMOS)、絕緣閘極雙載子電晶體(insulated gate bipolar transistor,IGBT)以及橫向擴散金氧半導體(lateral-diffusion metal-oxide-semiconductor,LDMOS)等製作在晶片內的高壓元件，由於具有較佳的切換效率(power switching efficiency)，因此又較常被應用。如熟習該項技藝者所知，前述的高壓元件往往被要求能夠承受較高的崩潰電壓，並且能在較低的阻值下操 作。
在現行的高壓元件中，為了因應繞線的設計，淺溝隔離上時常會設置多種虛置閘極圖案。然而這些虛置閘極圖案與原本設於基底內的摻雜區除了會降低淺溝隔離進行隔絕的效果之外，又容易在加壓時產生漏電流的情況。因此，如何改良現有高壓元件架構即為現今一重要課題。
本發明較佳實施例揭露一種製作隔離元件的方法。首先提供一基底，然後形成一淺溝隔離包含第一淺溝隔離以及一第二淺溝隔離於基底內，其中第一淺溝隔離環繞一第一元件區且第二淺溝隔離環繞一第二元件區。接著形成一第一摻雜區於第一淺溝隔離及第二淺溝隔離之間並直接接觸第一淺溝隔離及第二淺溝隔離，之後再形成一第一閘極結構於第一摻雜區、第一淺溝隔離及第二淺溝隔離上。
本發明另一實施例揭露一種隔離元件，其包含一基底；一淺溝隔離包含一第一淺溝隔離及一第二淺溝隔離設於基底內，其中第一淺溝隔離環繞一第一元件區且第二淺溝隔離環繞一第二元件區；一第一摻雜區設於第一淺溝隔離及第二淺溝隔離之間並直接接觸第一淺溝隔離及第二淺溝隔離；以及一第一閘極結構設於第一摻雜區、第一淺溝隔離及第二淺溝隔離上。
12‧‧‧基底
14‧‧‧第一元件區
16‧‧‧第二元件區
18‧‧‧第一淺溝隔離
20‧‧‧第二淺溝隔離
22‧‧‧第三淺溝隔離
24‧‧‧第四淺溝隔離
26‧‧‧間距
28‧‧‧間距
30‧‧‧間距
32‧‧‧井區
34‧‧‧摻雜區
36‧‧‧摻雜區
38‧‧‧摻雜區
40‧‧‧摻雜區
42‧‧‧閘極氧化層
44‧‧‧閘極結構
46‧‧‧閘極結構
48‧‧‧閘極結構
50‧‧‧閘極結構
52‧‧‧閘極結構
54‧‧‧源極/汲極區域
56‧‧‧側壁子
58‧‧‧淺溝隔離
第1圖為本發明較佳實施例之隔離元件之上視圖。
第2圖為第1圖中沿著切線AA’之剖面示意圖。
第3圖為本發明另一實施例之隔離元件之剖面示意圖。
第4圖為本發明另一實施例之隔離元件之上視圖。
請參照第1圖及第2圖，第1圖及第2圖為本發明較佳實施例製作一隔離元件或高壓元件之方法示意圖，其中第1圖為本發明較佳實施例之隔離元件之上視圖，第2圖則為第1圖中沿著切線AA’之剖面示意圖。如第1圖與第2圖所示，首先提供一基底12，例如一矽基底或矽覆絕緣(SOI)基板，其中基底12上定義有一第一元件區14與一第二元件區16，其較佳於後續製程中分別用來製作一高壓半導體元件。
然後形成一淺溝隔離58於基底12內，其中淺溝隔離58包含一第一淺溝隔離(shallow trench isolation,STI)18、一第二淺溝隔離20、一第三淺溝隔離22以及一第四淺溝隔離24於基12底內，第一淺溝隔離18環繞第一元件區14，第二淺溝隔離20環繞第二元件區16，第三淺溝隔離22與第四淺溝隔離24則分別設於第一淺溝隔離18與第二淺溝隔離20旁。為了方便說明，第1圖與第2圖中僅繪示部分的第三淺溝隔離22與第四淺溝隔離24。
在本實施例中，延切線AA’之剖面上的各淺溝隔離之間較佳不相互接觸且彼此之間具有一間距，請參考第2圖，例如第一淺溝隔離18與第二淺溝隔離20之間具有一間距26，第一淺溝隔離18與第三淺溝隔離22之間具有一間距28，且第二淺溝隔離20與第四淺溝隔離24之間具有一間距30。
接著形成一井區32於基底12中並環繞或包圍第一淺溝隔離18、第二淺溝隔離20、第三淺溝隔離22與第四淺溝隔離24。
隨後可進行一離子佈植製程，形成複數個摻雜區34於第一元件區14與第二元件區16，其中第一元件區14與第二元件區16的摻雜區34較佳為相同導電型式，且各第一元件區14與第二元件區16的摻雜區34較佳分別作為後續高壓半導體元件的漂流區。
然後形成另一離子佈植製程，以於各淺溝隔離之間的間距中形成一摻雜區36，例如於第一淺溝隔離18與第二淺溝隔離20之間形成一摻雜區36、於第一淺溝隔離18與第三淺溝隔離22之間形成一摻雜區38以及於第二淺溝隔離20與第四淺溝隔離24之間形成一摻雜區40。其中各摻雜區36、38、40較佳填滿淺溝隔離之間的間距並同時接觸兩側的淺溝隔離，例如第一淺溝隔離18與第二淺溝隔離20之間的摻雜區36較佳接觸第一淺溝隔離18與第二淺溝隔離20，第一淺溝隔離18與第三淺溝隔離22之間的摻雜區38較佳接觸第一淺溝隔離18與第三淺溝隔離22，第二淺溝隔離20與第四淺溝隔離24之間的摻雜區40較佳接觸第二淺溝隔離20與第四淺溝隔離24。
其次，各摻雜區36、38、40之上表面較佳與摻雜區34以及基底12之上表面齊平，各摻雜區36、38、40與井區32較佳為相同導電型式，且兩者均較佳與第一元件區14、第二元件區16內的摻雜區34為不同導電型式。
另外本實施例雖先於第一元件區14與第二元件區16中形成摻雜區34，然後再於淺溝隔離之間形成摻雜區36、38、40，但形成摻雜區34與摻雜區36、38、40的順序並不侷限於此，又可依據製程需求先形成摻雜區36、38、40再形成摻雜區34，此實施例也屬本發明所涵蓋的範圍。
然後全面性形成一閘極氧化層42於基底12上，並再形成一由多晶矽等導電材料所構成的閘極材料層(圖未示)於閘極氧化層42上。 接著利用微影暨蝕刻方式對閘極材料層進行一圖案轉移，以於基底12上形成複數個閘極結構44、46、48、50、52。在本實施例中，第一元件區14設有一閘極結構44，第二元件區16設有一閘極結構46，而元件區與元件區之間，例如第一元件區14與第二元件區16之間設有一閘極結構48，第一元件區14與相鄰的元件區(圖未示)之間設有一閘極結構50，第二元件區16與相鄰的元件區(圖未示)之間設有一閘極結構52。
更具體而言，第一元件區14中的閘極結構44較佳設於兩摻雜區34之間，或閘極結構44兩側的井區32中設有摻雜區34，第二元件區16的閘極結構46同樣設於兩摻雜區34之間，或閘極結構46兩側的井區 32中設有摻雜區34。其中值得注意的是，第一元件區14與第二元件區16之間的閘極結構48係同時重疊、接觸並跨在摻雜區36、第一淺溝隔離18及第二淺溝隔離20上；第一元件區14與相鄰的元件區(圖未示)之間的閘極結構50亦同時重疊、接觸並跨在摻雜區38、第一淺溝隔離18及第三淺溝隔離22上；而第二元件區16與相鄰的元件區(圖未示)之間的閘極結構52也同時重疊、接觸並跨在摻雜區40、第二淺溝隔離20與第四淺溝隔離24上。
此外，第一元件區14中的閘極結構44與兩側的摻雜區34較佳構成一高壓半導體元件，第二元件區16中的閘極結構46與兩側的摻雜區34構成另一高壓半導體元件，第一淺溝隔離18、第二淺溝隔離20、第三淺溝隔離22與第四淺溝隔離24之間的閘極結構48、50、52則較佳為虛置閘極結構，例如可延伸至其他高壓元件區作為繞線之用，且各虛置閘極結構的寬度可約略等於其所覆蓋之摻雜區與淺溝隔離的寬度，但均需大於其下方摻雜區的寬度。另外依據本發明之一實施例，如第3圖所示，閘極結構48的寬度可小於所覆蓋之摻雜區36、第一淺溝隔離18及第二淺溝隔離20的寬度但大於摻雜區36的寬度；閘極結構50的寬度可小於所覆蓋之摻雜區38、第一淺溝隔離18及第三淺溝隔離22的寬度但大於摻雜區38的寬度；而閘極結構52的寬度亦可小於所覆蓋之摻雜區40、第二淺溝隔離20與第四淺溝隔離24的寬度但大於摻雜區40的寬度。
接著可於各閘極結構44、46、48、50、52側壁形成一側壁子56，並進行一離子佈植，以於第一元件區14之閘極結構44與第二元件 區16之閘極結構46兩側的摻雜區34中分別形成一源極/汲極區域54。之後可依據製程需求選擇性將由多晶矽所構成的閘極結構轉換為金屬閘極，至此即完成本發明之高壓元件的製作。
另外在本實施例中，第一元件區14與第二元件區16中所製備的較佳為相同導電型式的高壓金氧半導體元件，例如均為NMOS電晶體元件，因此井區32較佳為P井，摻雜區34較佳為N型摻雜區，源極/汲極區域54較佳為N型，而摻雜區36、38、40則較佳為P型摻雜區。但本發明亦同時適用在PMOS電晶體結構，僅需將元件區中的井區32、摻雜區34以及摻雜區36、38、40等做適當電性上的修改，例如井區32較佳為N井，摻雜區34較佳為P型摻雜區，源極/汲極區域54較佳為P型，而摻雜區36、38、40則較佳為N型摻雜區，此實施例也屬本發明所涵蓋的範圍。
此外，在本發明另一實施例中，各淺溝隔離在主動區域的範圍外(垂直方向)亦可以連接在一起，如第4圖所示，但在各相鄰的元件區之間(水平方向)，各淺溝隔離之間較佳仍不相互接觸且彼此之間具有一間距。亦即，在延切線BB’之剖面上的各淺溝隔離之間較佳仍不相互接觸且彼此之間具有一間距，因此在此實施例中沿著切線BB’之剖面示意圖仍完全相同於第2圖，第一淺溝隔離18與第二淺溝隔離20之間具有一間距26，第一淺溝隔離18與第三淺溝隔離22之間具有一間距28，且第二淺溝隔離20與第四淺溝隔離24之間具有一間距30。
綜上所述，本發明較佳揭露一種隔離元件或高壓半導體元 件，其主要於兩個相鄰之淺溝隔離之間的空隙中形成一摻雜區，並使後續所形成的閘極結構可同時跨在摻雜區以及兩旁的淺溝隔離上，其中摻雜區之上表面較佳與基底表面齊平且同時接觸兩旁的淺溝隔離。 藉由此設計，本發明除了可於淺溝隔離上形成虛置閘極圖案提供繞線需求外，又可避免虛置閘極圖案與基底中的摻雜區於加壓時產生漏電流的問題。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (12)

  1. 一種製作隔離元件的方法，包含：提供一基底；形成一淺溝隔離於該基底內，該淺溝隔離包含一第一淺溝隔離以及一第二淺溝隔離，其中該第一淺溝隔離環繞一第一元件區且該第二淺溝隔離環繞一第二元件區；形成一第一摻雜區於該第一淺溝隔離及該第二淺溝隔離之間並直接接觸該第一淺溝隔離及該第二淺溝隔離；形成一第一閘極結構於該第一摻雜區、該第一淺溝隔離及該第二淺溝隔離上並接觸該第一摻雜區、該第一淺溝隔離及該第二淺溝隔離；以及形成一側壁子於該第一閘極結構周圍，其中該側壁子之二側壁分別切齊該第一淺溝隔離側壁以及該第二淺溝隔離側壁。
  2. 如申請專利範圍第1項所述之方法，另包含：形成一井區於該基底中並環繞該第一淺溝隔離及該第二淺溝隔離；形成一第二摻雜區於該第一元件區及該第二元件區；形成該第一摻雜區；以及形成該第一閘極結構於該第一摻雜區上、一第二閘極結構於該第一元件區上以及一第三閘極結構於該第二元件區上。
  3. 如申請專利範圍第2項所述之方法，其中該第一摻雜區及該第二摻雜區包含相同導電型式。
  4. 如申請專利範圍第2項所述之方法，其中該井區及該第一摻雜區包含相同導電型式。
  5. 如申請專利範圍第1項所述之方法，另包含形成該第一淺溝隔離及該第二淺溝隔離於該基底中且該第一淺溝隔離及該第二淺溝隔離之間具有一間距。
  6. 如申請專利範圍第5項所述之方法，另包含形成該第一摻雜區於該間距內。
  7. 如申請專利範圍第1項所述之方法，其中該第一摻雜區之上表面與該基底之上表面齊平。
  8. 一種隔離元件，包含：一基底；一淺溝隔離設於該基底內，該淺溝隔離包含一第一淺溝隔離及一第二淺溝隔離，該第一淺溝隔離環繞一第一元件區且該第二淺溝隔離環繞一第二元件區；一第一摻雜區設於該第一淺溝隔離及該第二淺溝隔離之間並直接接觸該第一淺溝隔離及該第二淺溝隔離；一第一閘極結構設於該第一摻雜區、該第一淺溝隔離及該第二淺溝隔離上並接觸該第一摻雜區、該第一淺溝隔離及該第二淺溝隔離；以及 一側壁子設於該第一閘極結構周圍，其中該側壁子之二側壁分別切齊該第一淺溝隔離側壁以及該第二淺溝隔離側壁。
  9. 如申請專利範圍第8項所述之隔離元件，另包含：一井區設於該基底內；複數個第二摻雜區設於該第一元件區及該第二元件區；一第二閘極結構設於該第一元件區上；以及一第三閘極結構設於該第二元件區上。
  10. 如申請專利範圍第9項所述之隔離元件，其中該第一摻雜區及該第二摻雜區包含相同導電型式。
  11. 如申請專利範圍第9項所述之隔離元件，其中該井區及該第一摻雜區包含相同導電型式。
  12. 如申請專利範圍第8項所述之隔離元件，其中該第一摻雜區之上表面與該基底之上表面齊平。
TW104126006A 2015-08-10 2015-08-10 隔離元件及其製作方法 TWI672766B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW104126006A TWI672766B (zh) 2015-08-10 2015-08-10 隔離元件及其製作方法
US14/859,348 US9647060B2 (en) 2015-08-10 2015-09-20 Isolation structure and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104126006A TWI672766B (zh) 2015-08-10 2015-08-10 隔離元件及其製作方法

Publications (2)

Publication Number Publication Date
TW201707133A TW201707133A (zh) 2017-02-16
TWI672766B true TWI672766B (zh) 2019-09-21

Family

ID=57994375

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104126006A TWI672766B (zh) 2015-08-10 2015-08-10 隔離元件及其製作方法

Country Status (2)

Country Link
US (1) US9647060B2 (zh)
TW (1) TWI672766B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6465768B1 (en) * 2001-08-22 2002-10-15 United Microelectronics Corp. MOS structure with improved substrate-triggered effect for on-chip ESD protection
US20120267716A1 (en) * 2011-04-20 2012-10-25 United Microelectronics Corp. High voltage metal oxide semiconductor device with low on-state resistance
US8350253B1 (en) * 2010-01-29 2013-01-08 Xilinx, Inc. Integrated circuit with stress inserts

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3665426B2 (ja) * 1996-07-17 2005-06-29 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法
TWI277199B (en) * 2001-06-28 2007-03-21 Toshiba Corp Semiconductor device and manufacturing method therefor
US7372104B2 (en) 2005-12-12 2008-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage CMOS devices
JP4764284B2 (ja) * 2006-08-11 2011-08-31 株式会社東芝 半導体装置およびその製造方法
JP2010147247A (ja) * 2008-12-18 2010-07-01 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2010245160A (ja) * 2009-04-02 2010-10-28 Renesas Electronics Corp 半導体装置の製造方法
US8373238B2 (en) * 2009-12-03 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple Fin heights
US8836067B2 (en) 2012-06-18 2014-09-16 United Microelectronics Corp. Transistor device and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6465768B1 (en) * 2001-08-22 2002-10-15 United Microelectronics Corp. MOS structure with improved substrate-triggered effect for on-chip ESD protection
US8350253B1 (en) * 2010-01-29 2013-01-08 Xilinx, Inc. Integrated circuit with stress inserts
US20120267716A1 (en) * 2011-04-20 2012-10-25 United Microelectronics Corp. High voltage metal oxide semiconductor device with low on-state resistance

Also Published As

Publication number Publication date
US20170047397A1 (en) 2017-02-16
US9647060B2 (en) 2017-05-09
TW201707133A (zh) 2017-02-16

Similar Documents

Publication Publication Date Title
US10290718B2 (en) Metal-oxide-semiconductor transistor and method of forming gate layout
US8629513B2 (en) HV interconnection solution using floating conductors
CN107180871B (zh) 半导体器件
US11004971B2 (en) LDMOS transistor with gate structure having alternating regions of wider and narrower spacing to a body region
US8674435B2 (en) Semiconductor integrated circuit device and method of manufacturing the same
TWI532166B (zh) 橫向擴散金氧半導體元件及其製造方法
TWI606590B (zh) 橫向雙擴散金氧半導體電晶體元件及其佈局圖案
TW201423949A (zh) 半導體設備之先進法拉第屏蔽
TWI447912B (zh) 半導體裝置及其製造方法
US9012979B2 (en) Semiconductor device having an isolation region separating a lateral double diffused metal oxide semiconductor (LDMOS) from a high voltage circuit region
TWI387012B (zh) 橫向擴散金氧半電晶體元件及提高橫向擴散金氧半電晶體元件崩潰電壓之方法
TWI487112B (zh) 半導體裝置及其製造方法
TWI605586B (zh) 橫向雙擴散金屬氧化物半導體元件及其製造方法
JP6234715B2 (ja) 半導体装置
KR20110078861A (ko) 수평형 디모스 트랜지스터
TWI672766B (zh) 隔離元件及其製作方法
JP5092202B2 (ja) 半導体装置
JP2014011369A (ja) 半導体装置及びそれを用いた電力変換装置
US9780171B2 (en) Fabricating method of lateral-diffused metal oxide semiconductor device
KR20150142220A (ko) 전력 반도체 소자
TWI578534B (zh) 高壓金氧半導體電晶體元件
CN109935636B (zh) 晶体管及其形成方法、存储器
TWI467765B (zh) 半導體裝置及其製造方法
JP2018011089A (ja) 半導体装置
TWI559547B (zh) 接面場效電晶體