KR20110070077A - 반도체 소자의 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
실시예에 따른 반도체 소자의 트랜지스터는, 반도체 기판 상에 형성된 에피층; 상기 반도체 기판과 에피층 사이에 형성된 확산 방지층; 상기 에피층 상에 형성된 게이트; 상기 게이트의 양측벽에 형성된 스페이서; 상기 스페이서의 양측에 정렬되도록 상기 에피층의 상부 표면을 기준으로 상기 반도체 기판에 제1 깊이로 형성된 소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역 및 드레인 영역은 상기 게이트 하부에 해당하는 상기 에피층으로 각각 연장된 제1 추가 영역 및 제2 추가 영역을 포함한다.
반도체 소자, 트랜지스터
Description
실시예는 반도체 소자의 트랜지스터 및 그 제조방법에 관한 것이다.
최근 들어, 반도체 소자 분야의 기술 개발에 따라 보다 미세한 치수를 갖는 트랜지스터와 같은 반도체 소자가 개발되고 있다. 특히, 나노 스케일의 치수를 갖는 저전압 MOSFET 트랜지스터에서 얕은 접합(shallowjunction)을 구현하기 위한 다양한 방법이 제안되고 있다.
MOSFET(Metal Oxide Silicon Field Effect Transistor, 이하, MOSFET라 함)는 게이트 전극, 소오스/드레인(source/drain)이 절연층(dielectric layer)을 사이에 두고 실리콘 기판에 형성된 대칭적 구조를 갖는다.
특히, 씨모스 이미지 센서에서 아날로그 MOSFET 소자의 경쟁력 향상을 위해서는 미스 매치(mismatch) 특성 개선이 중요한 요소로 대두되고 있다.
이러한 MOSFET 소자의 미스 매치는 각각의 소자에 포켓 이온주입 공정에 의하여 발생되는 Vth 및 Ids의 변동에 기인할 수 있다.
특히, MOSFET 소자의 크기가 작아지면서, 채널 길이도 함께 짧아지며, 그 결 과 단채널 효과(short channel effect)에 따른 문제점도 점점 더 심각해지고 있다.
단채널 효과는 MOSFET의 특성을 열화시키는데, 예컨대 MOSFET의 포화 전류 영역이 없어지고 전압에 따라서 계속 증가하는 현상을 유발하고, 누설 전류를 증가시키며, 문턱전압의 급격한 감소 현상을 발생시킨다.
실시예에서는 트랜지스터의 미스 매치(Mismatch) 특성이 개선된 반도체 소자의 트랜지스터 및 그 제조방법을 제공한다.
실시예에 따른 반도체 소자의 트랜지스터는, 반도체 기판 상에 형성된 에피층; 상기 반도체 기판과 에피층 사이에 형성된 확산 방지층; 상기 에피층 상에 형성된 게이트; 상기 게이트의 양측벽에 형성된 스페이서; 상기 스페이서의 양측에 정렬되도록 상기 에피층의 상부 표면을 기준으로 상기 반도체 기판에 제1 깊이로 형성된 소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역 및 드레인 영역은 상기 게이트 하부에 해당하는 상기 에피층으로 각각 연장된 제1 추가 영역 및 제2 추가 영역을 포함한다.
실시예에 따른 반도체 소자의 트랜지스터 제조방법은, 반도체 기판 상에 에피층을 형성하는 단계; 상기 반도체 기판과 에피층 사이에 확산 방지층을 형성하는 단계; 상기 에피층 상에 게이트를 형성하는 단계; 상기 게이트의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서의 양측에 정렬되도록 상기 에피층의 상부 표면을 기준으로 상기 반도체 기판에 제1 깊이로 소스 영역 및 드레인 영역을 형성하는 단계; 및 상기 소스 영역 및 드레인 영역은 상기 게이트 하부에 해당하는 상기 에피층으로 각각 연장되도록 제1 추가 영역 및 제2 추가 영역을 형성하는 단계를 포함한다.
실시예에 의하면 포켓 이온주입 공정을 생략함으로써 트랜지스터의 미스매치 특성을 개선을 할 수 있다.
또한, 한번의 소스/드레인 이온주입 공정을 통해 소스 및 드레인 영역에서 연장된 추가 영역을 형성할 수 있다.
이에 따라 추가적인 포토리소그라피 공정 감소로 인하여 제품의 경쟁력을 향상시킬 수 있다.
이하, 실시예에 따른 반도체 소자의 트랜지스터 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도 6은 실시예에 따른 반도체 소자의 트랜지스터를 나타내는 단면도이다.
실시예에 따른 반도체 소자의 트랜지스터는, 반도체 기판(100) 상에 형성된 에피층(110); 상기 반도체 기판(100)과 에피층(110) 사이에 형성된 확산 방지층(120); 상기 에피층(110) 상에 형성된 게이트(150); 상기 게이트(150)의 양측벽에 형성된 스페이서(160); 상기 스페이서(160)의 양측에 정렬되도록 상기 에피층(110)의 상부 표면을 기준으로 상기 반도체 기판(100)에 제1 깊이로 형성된 소스 영역(170) 및 드레인 영역을 포함하고, 상기 소스 영역(170) 및 드레인 영역(180) 은 상기 게이트(150) 하부에 해당하는 상기 에피층(110)으로 각각 연장된 제1 추가 영역(175) 및 제2 추가 영역(185)을 포함한다.
상기 에피층(110)은 불순물이 도핑되는 않은 에피택셜층일 수 있다. 상기 확산 방지층(120)은 게르마늄(Ge) 이온으로 형성될 수 있다.
예를 들어, 상기 에피층(110)을 이루는 결정격자의 그레인 사이즈는 제1 크기로 형성될 수 있다. 상기 확산 방지층(120)을 이루는 결정격자의 그레인 사이즈는 제2 크기로 형성될 수 있다.
상기 확산 방지층(120) 하부에 해당하는 상기 소스 영역(170)과 드레인 영역(180)은 제1 너비(W1)로 이격될 수 있다.
상기 확산 방지층(120) 상부에 해당하는 상기 제1 추가 영역(175) 및 제2 추가 영역(185)은 제1 너비(W1)보다 작은 제2 너비(W2)로 이격될 수 있다.
상기 게이트(150), 소스 영역(170) 및 드레인 영역(180) 상에 형성된 실리사이드층(190)을 더 포함할 수 있다.
상기와 같이 형성된 트랜지스터는 이미지 센서의 MOSFET 소자로 사용될 수 있다.
상기 제1 추가 영역(175) 및 제2 추가 영역(185)은 상기 에피층(110)과 반도체 기판(100)의 불순물 농도 차이에 의하여 상기 소스 영역(170) 및 드레인 영역(180)에서 각각 연장형성될 수 있다.
상기 제1 추가 영역(175) 및 제2 추가 영역(185)에 의하여 단채널 효과(Short channel effect)를 개선할 수 있다.
또한, 트랜지스터의 포켓 이온주입 영역이 생략되므로 MOSFET 소자의 미스매치 특성을 개선할 수 있다.
이하, 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 도 1 내지 도 6을 참조하여 설명하도록 한다.
도 1을 참조하여, 반도체 기판(100) 상에 에피층(110)이 형성된다.
상기 반도체 기판(100)은 단결정 또는 다결정의 실리콘 기판이며, p형 불순물 및 n형 불순물 도핑된 기판 일 수 있다. 예를 들어, 상기 반도체 기판(100)은 p형(p+) 기판일 수 있다.
도시되지는 않았지만, 상기 반도체 기판(100)에 웰 형성을 위한 이온주입 공정을 더 수행할 수도 있다. 즉, 상기 반도체 기판(100)의 n웰 형성을 위한 이온주입 공정 및 p웰 형성을 위한 이온주입 공정을 수행할 수 있다.
상기 에피층(110)은 에피택셜(epitaxial) 성장법을 사용하여 수행할 수 있다.
상기 에피층(110)은 불순물 이온이 도핑되지 않은 에피택셜층일 수 있다
상기 에피층(110)은 채널 영역으로 사용될 수 있다.
도 2를 참조하여, 상기 에피층(110)과 상기 반도체 기판(100) 사이에 확산 방지층(120)이 형성된다.
상기 확산 방지층(120)은 이온주입 공정을 통해 상기 에피층(110) 하부에 형성될 수 있다.
상기 확산 방지층(120)은 상기 에피층(110)을 이루는 실리콘 결정 격자보다 큰 크기로 형성될 수 있다.
예를 들어, 상기 에피층(110)의 그레인은 제1 크기로 형성되고, 상기 확산 방지층(120)의 그레인은 제1 크기보다 큰 제2 크기로 형성될 수 있다. 상기 확산 방지층(120)은 게르마늄(Ge) 이온일 수 있다.
상기 확산 방지층(120)은 이후 형성되는 소스 및 드레인 영역의 채널영역을 정의할 수 있다.
도 3을 참조하여, 상기 에피층(110) 상에 게이트(150)가 형성된다.
상기 게이트(150)는 게이트 절연층(130) 및 게이트 전극(140)이 적층된 구조로 형성될 수 있다.
상기 게이트 절연층(130)은 산화막 또는 질화막을 포함하는 절연막으로 형성될 수 있다. 상기 게이트 전극(140)은 폴리실리콘,금속 또는 폴리실리콘과 금속의 적층막 일 수 있다. 상기 게이트 전극(140)의 고집적 동작을 위해서는 금속 게이트로의 전환이 필요할 수도 있다.
도 4를 참조하여, 상기 게이트(150)가 형성된 반도체 기판(100) 상에 절연막을 증착 및 전면 식각하고, 상기 게이트(150)의 양측벽에 스페이서(160)를 형성한다.
상기 스페이서(160)는 TEOS막과 SiN막이 적층된 구조로 형성될 수 있다.
예를 들어, 상기 스페이서(160)의 폭은 30~70nm로 조절될 수 있다.
도시되지는 않았지만, 상기 스페이서(160) 형성 후 스페이서 물질이 상기 반도체 기판 위에 남아있지 않도록 클리닝 공정을 진행할 수 있다.
다시 도 4를 참조하여, 상기 스페이서(160)의 양측에 정렬되도록 상기 반도체 기판(100)에 소스 영역(170) 및 드레인 영역(180)이 형성된다.
상기 소스 영역(170) 및 드레인 영역(180)은 상기 에피층(110)의 상부 표면을 기준으로 상기 반도체 기판(100)에 제1 깊이(D1)로 형성될 수 있다.
예를 들어, 상기 소스 영역(170) 및 드레인 영역(180)은 n형 불순물 또는 p형 불순물을 상기 반도체 기판(100)으로 이온주입하여 형성될 수 있다.
상기 소스 영역(170) 및 드레인 영역(180)은 한 번의 이온주입 공정을 통해 형성될 수 있다.
상기 소스 영역(170) 및 드레인 영역(180)은 상기 게이트(150) 및 스페이서(160)의 너비만큼 이격될 수 있다.
상기 게이트(150)의 양측에 해당하는 상기 반도체 기판(100)의 내부에는 소스 및 드레인 영역(180)이 형성되고, 상기 게이트(150) 하부에는 에피층(110), 확산 방지층(120) 및 상기 반도체 기판(100)의 웰 영역(미도시)이 순차적으로 위치될 수 있다.
도 5를 참조하여, 상기 소스 영역(170)에서 상기 게이트(150) 하부에 해당하는 상기 에피층(110)으로 제1 추가 영역(175)이 연장 형성된다.
상기 드레인 영역(180)에서 상기 게이트(150) 하부에 해당하는 상기 에피층(110)으로 제2 추가 영역(185)이 연장 형성된다.
즉, 상기 확산 방지층(120)의 상부에 해당하는 상기 에피층(110)으로 상기 소스 영역(170) 및 드레인 영역(180)의 불순물이 확산되고, 상기 제1 추가 영 역(175) 및 제2 추가 영역(185)이 형성될 수 있다.
상기 제1 추가 영역(175) 및 제2 추가 영역(185)은 열처리 공정을 통해 동시에 형성될 수 있다.
상기 에피층(110)과 상기 반도체 기판(100)은 서로 농도 차이가 있기 때문에 열처리 공정시 농도 차에 의하여 확산 정도가 조절될 수 있다.
즉, 상기 에피층(110)에서 불순물의 확산 속도가 빨라지므로 상기 에피층(110)에 제1 추가 영역(175) 및 제2 추가 영역(185)이 형성되는 것이다.
상기 확산 방지층(120)에 의하여 상기 제1 추가 영역(175) 및 제2 추가 영역(185)은 상기 에피층(110)에서만 연장될 수 있게 된다.
물론, 상기 열처리 공정에 의하여 상기 반도체 기판(100)에 해당하는 상기 소스 영역(170) 및 드레인 영역(180)의 불순물도 확산될 수 있다.
이때, 상기 에피층(110)에서의 확산 속도가 빠르기 때문에 상기 제1 추가 영역(175) 및 제2 추가 영역(185) 사이의 이격거리는 상대적으로 더 좁아질 수 있다.
예를 들어, 상기 소스 영역(170)과 드레인 영역(180)은 제1 너비(W1)로 이격될 수 있다.
상기 제1 추가 영역(175)과 상기 제2 추가 영역(185)은 제1 너비(W1)보다 작은 제2 너비(W2)로 이격될 수 있다.
상기 소스 영역(170), 드레인 영역(180), 제1 추가 영역(175) 및 제2 추가 영역(185)이 한번의 이온주입 공정을 통해 형성될 수 있다.
특히, 상기 제1 추가 영역(175) 및 제2 추가 영역(185)에 의하여 단채널 효 과의 발생이 억제될 수 있다.
또한, 포켓(pocket) 이온주입 공정이 생략됨으로서 이미지 센서의 아날로그 MOSFET 소자의 미스매치(mismatch) 특성을 개선할 수 있다.
도 6을 참조하여, 상기 게이트(150), 소스 영역(170) 및 드레인 영역(180)의 상부 표면에 실리사이드층(190)이 형성된다.
상기 실리사이드층(190)은 코발트, 니켈 또는 텅스텐 실리사이드일 수 있다.
상기 실리사이드층(190)은 상기 반도체 기판(100) 상에 금속막을 형성한 후 열처리 공정을 통해, 금속막의 일부를 실리사이드층(190)으로 형성시킨다.
실시예에 의하면 포켓 이온주입 공정을 생략함으로써 트랜지스터의 미스매치 특성을 개선을 할 수 있다.
또한, 한번의 소스/드레인 이온주입 공정을 통해 소스 및 드레인 영역에서 연장된 추가 영역을 형성할 수 있다.
또한, 포켓 영역 형성을 위한 이온주입 공정이 생략되므로 반도체 기판의 손상을 방지할 수 있다.
이에 따라 추가적인 포토리소그라피 공정 감소로 인하여 제품의 경쟁력을 향상시킬 수 있다.
또한, 별도의 이온 주입 마스크의 확보에도 여유를 가질 수 있고, 이는 패턴 사이즈의 축소를 기재할 수 있다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1 내지 도 6은 실시예에 따른 반도체 소자의 트랜지스터 제조공정을 나타내는 단면도이다.
Claims (12)
- 반도체 기판 상에 형성된 에피층;상기 반도체 기판과 에피층 사이에 형성된 확산 방지층;상기 에피층 상에 형성된 게이트;상기 게이트의 양측벽에 형성된 스페이서;상기 스페이서의 양측에 정렬되도록 상기 에피층의 상부 표면을 기준으로 상기 반도체 기판에 제1 깊이로 형성된 소스 영역 및 드레인 영역을 포함하고,상기 소스 영역 및 드레인 영역은 상기 게이트 하부에 해당하는 상기 에피층으로 각각 연장된 제1 추가 영역 및 제2 추가 영역을 포함하는 반도체 소자의 트랜지스터.
- 제1항에 있어서,상기 확산 방지층 하부에 해당하는 상기 소스 영역과 드레인 영역은 제1 너비로 이격되고,상기 확산 방지층 상부에 해당하는 상기 제1 추가 영역 및 제2 추가 영역은 제1 너비보다 작은 제2 너비로 이격된 것을 포함하는 반도체 소자의 트랜지스터.
- 제1항에 있어서,상기 에피층의 그레인은 제1 크기로 형성되고, 상기 확산 방지층의 그레인은 제1 크기보다 큰 제2 크기로 형성된 반도체 소자의 트랜지스터.
- 제1항에 있어서,상기 에피층은 불순물이 도핑되지 않은 에피택셜층이고, 상기 확산 방지층은 게르마늄 이온으로 형성된 반도체 소자의 트랜지스터.
- 제1항에 있어서,상기 트랜지스터는 이미지 센서의 MOSFET 소자로 사용되는 것을 특징으로 하는 반도체 소자의 트랜지스터.
- 제1항에 있어서,상기 게이트, 소스 영역 및 드레인 영역 상에 형성된 실리사이드층을 포함하는 반도체 소자의 트랜지스터.
- 반도체 기판 상에 에피층을 형성하는 단계;상기 반도체 기판과 에피층 사이에 확산 방지층을 형성하는 단계;상기 에피층 상에 게이트를 형성하는 단계;상기 게이트의 양측벽에 스페이서를 형성하는 단계;상기 스페이서의 양측에 정렬되도록 상기 에피층의 상부 표면을 기준으로 상기 반도체 기판에 제1 깊이로 소스 영역 및 드레인 영역을 형성하는 단계; 및상기 소스 영역 및 드레인 영역은 상기 게이트 하부에 해당하는 상기 에피층으로 각각 연장되도록 제1 추가 영역 및 제2 추가 영역을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조방법.
- 제7항에 있어서,상기 에피층의 그레인은 제1 크기로 형성되고, 상기 확산방지층의 그레인은 제1 크기보다 큰 제2 크기로 형성되고,상기 확산방지층은 이온주입 공정을 통해 상기 에피층의 하부에 형성되는 것을 포함하는 반도체 소자의 트랜지스터 제조방법.
- 제7항에 있어서,상기 에피층은 불순물이 도핑되지 않은 에피택셜층이고, 상기 확산방지층은 게르마늄 이온으로 형성되는 반도체 소자의 트랜지스터 제조방법.
- 제7항에 있어서,상기 제1 추가 영역 및 제2 추가 영역은 열처리 공정을 통해 상기 게이트 하부의 에피층으로 연장되는 것을 포함하는 반도체 소자의 트랜지스터 제조방법.
- 제7항에 있어서,상기 소스 영역과 드레인 영역은 제1 너비로 이격되고,상기 제1 추가 영역과 상기 제2 추가 영역은 제1 너비보다 작은 제2 너비로 이격되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제7항에 있어서,상기 게이트, 소스 영역 및 드레인 영역의 상부 표면에 실리사이드층을 형성하는 것을 포함하는 반도체 소자의 트랜지스터 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020090126755A KR20110070077A (ko) | 2009-12-18 | 2009-12-18 | 반도체 소자의 트랜지스터 및 그 제조방법 |
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ID=44401650
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| KR (1) | KR20110070077A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112054021A (zh) * | 2019-06-06 | 2020-12-08 | 英飞凌科技德累斯顿公司 | 半导体器件及其制造方法 |
-
2009
- 2009-12-18 KR KR1020090126755A patent/KR20110070077A/ko not_active Application Discontinuation
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