TWI612671B - 半導體元件及其製作方法 - Google Patents

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Abstract

一種半導體元件，包括基材、閘極結構以及閘極間隙壁。基材具有一半導體鰭片凸出於基材的一表面。閘極結構位於半導體鰭片上。閘極間隙壁，位於閘極結構的側壁上。其中，閘極間隙壁包括相互堆疊，且分別與閘極結構直接接觸的第一材質層以及第二材質層。

Description

半導體元件及其製作方法
本發明是有關於一種半導體元件及其製作方法，且特別是有關於一種鰭式場效電晶體(Fin Field-Effect Transistor,FinFET)元件及其製作方法。
隨著半導體積體電路的製程節點(technology node)進展至奈米技術，半導體元件的功能密度越來越大，相對地元件的關鍵尺寸(critical size)也越來越小。為了追求更高的裝置密度、較高的性能、及較低的成本，半導體積體電路在製造及設計方面都面臨挑戰，因而發展出三維設計的場效應電晶體元件，例如鰭式場效應電晶體。
典型鰭式場效應電晶體的製造，是利用蝕刻基板的部分矽層而形成凸設於基板表面的垂直鰭片(fin)，並提供同時包覆鰭片頂面和兩側側壁的閘極，藉以在垂直鰭片中形成鰭式場效電晶體的通道，使閘極可由鰭片的頂面和兩側控制鰭式場效電晶體的通道。此外，還可利用選擇性成長矽鍺(SiGe)應力材料在鰭 片中鄰接閘極的位置，形成源極/汲極區，以提升載子遷移率。
然而，隨著元件關鍵尺寸的微小化，製造上述鰭式場效應電晶體元件製程仍存在許多挑戰。例如，在定義閘極間隙壁(gate spacer)的過程中，常會因為蝕刻所造成的鰭片過蝕(fin loss)或間隙壁過蝕(spacer loss)現象，影響後續製程的尺寸精度，增加元件不穩定及/或失效的可能性。
因此，有需要提供一種更先進的半導體元件及其製作方法，以改善習知技術所面臨的問題。
本發明的一個面向是有關於一種半導體元件，包括基材、閘極結構以及閘極間隙壁(gate spacer)。基材具有一半導體鰭片凸出於基材的一表面。閘極結構位於半導體鰭片上。閘極間隙壁，位於閘極結構的側壁上。其中，閘極間隙壁包括相互堆疊，且分別與閘極結構直接接觸的第一材質層以及第二材質層。
本發明的另一個面向是有關於一種半導體元件的製作方法，包括下述步驟：首先提供一基材。其中，此基材具有一表面以及凸出於此表面的半導體鰭片。之後，於半導體鰭片上形成閘極結構。然後，形成一堆疊結構，覆蓋閘極結構與半導體鰭片，其中堆疊結構至少包括依續堆疊的第一材質層、第二材質層以及第三材質層。後續，依序進行第一蝕刻製程以及第二蝕刻製程。其中，第一蝕刻製程移除第三材質層的蝕刻速率，實質大於 移除第二材質層的蝕刻速率；第二蝕刻製程移除第二材質層的蝕刻速率，實質大於移除第一材質層的蝕刻速率。
根據上述，本發明的實施例是揭露一種半導體元件及其製作方法。其係先在凸出於基材的半導體鰭片上形成閘極結構；再採用由三層材質層，例如二氧化矽-氮化矽-二氧化矽(ONO)、氮化矽-二氧化矽-氮化矽(NON)或氮化矽-二氧化矽-金屬(NOM)，所構成的堆疊結構來覆蓋閘極結構，並藉由至少二次的蝕刻製程在閘極結構上形成閘極間隙壁。利用這三種材質層各自與彼此相鄰的材質層之間具有明顯蝕刻選擇比的特性，精確地控制每一蝕刻製程的蝕刻終點，以改善習知技術在定義閘極間隙壁的過程中，因為鰭片過蝕(fin loss)或間隙壁過蝕(spacer loss)蝕刻所造成的問題。
100‧‧‧鰭式場效電晶體
101‧‧‧基材
101a‧‧‧基材表面
102‧‧‧鰭片
103‧‧‧閘極結構
104‧‧‧堆疊結構
104a‧‧‧第一材質層
104b‧‧‧第二材質層
104c‧‧‧第三材質層
105‧‧‧第一蝕刻製程
106a‧‧‧縱向移除步驟
106b‧‧‧等向移除步驟
107‧‧‧乾式蝕刻清潔製程
108‧‧‧閘極間隙壁
109‧‧‧源極/汲極結構
110‧‧‧閘極移除製程
111‧‧‧間隙壁
112‧‧‧開口
113‧‧‧金屬閘極結構
113a‧‧‧高介電係數材質層
113b‧‧‧金屬閘電極層
200‧‧‧鰭式場效電晶體
202‧‧‧鰭片
202a‧‧‧階梯狀結構
S1‧‧‧切線
S2‧‧‧切線
為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下：第1A圖係根據本發明的一實施例所繪示的基材結構透視圖；第1A’圖係沿者切線S1所繪示的結構剖面圖；第1A”圖係沿者切線S2所繪示的結構剖面圖；第1B圖、第1B’圖和第1B”圖係分別繪示在第1A 圖、第1A’圖和第1A”圖所繪示之結構上形成閘極結構之後的結構剖面圖；第1C圖和第1C’圖係根據本發明的另一實施例，分別繪示在第1B’圖和第1B”圖所繪示之結構上形成堆疊結構之後的結構剖面圖；第1D圖和第1D’圖係分別繪示在第1C圖和第1C’圖所繪示之結構上進行第一蝕刻製程之後的結構剖面圖；第1E圖和第1E’圖係分別繪示在第1D圖和第1D’圖所繪示之結構上進行第二蝕刻製程的縱向移除步驟之後的結構剖面圖；第1F圖和第1F’圖係分別繪示在第1E圖和第1E’圖所繪示之結構上進行第二蝕刻製程的橫向移除步驟之後的結構剖面圖；第1G圖係繪示在第1F圖所繪示之結構上形成源極/汲極結構之後的結構剖面圖；第1H圖係繪示在第1G圖所繪示之結構上進行閘極移除製程之後的結構剖面圖；第1I圖係繪示在第1H圖所繪示之結構上形成金屬閘極結構之後的結構剖面圖；第2A圖係根據本發明的另一實施例，繪示在進行第二蝕刻製程之後的結構剖面圖；以及第2B圖係根據本發明的另一實施例所繪示由第2A圖 之結構所製備而成的鰭式場效電晶體結構剖面圖。
本發明提供一種具有半導體鰭片的半導體元件，例如鰭式場效電晶體，及其製作方法，可提高半導體元件的製程精度。為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉數種鰭式場效電晶體及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。
但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。
鰭式場效電晶體100的製作方法，包括下述步驟：首先提供一基材101。其中，基材101具有一表面101a以及凸出於表面101a的半導體鰭片102。第1A圖係根據本發明的一實施例所繪示之基材101結構透示圖。第1A’圖係沿者切線S1所繪示的結構剖面圖。第1A”圖係沿者切線S2所繪示的結構剖面圖。
在本發明的一些實施例之中，基材101可以是包括多晶矽結構之矽晶圓。在本發明的另一些實施例之中，基材101 可以包括任何適合的基礎半導體，例如結晶態之鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化碘、砷化碘和/或銻化碘，或上述之組合。例如，在本發明的一些實施例中，基材101可以是一種隔離層上有矽(Silicon-on-Insulator,SOI)基材，其為包含矽基底層、隔離層以及多晶矽層的三層結構(未繪示)。在本實施例之中，基材101為多晶矽塊材(Bulk Silicon)晶圓。
鰭片102則係凸出於多晶矽結構表面101a的一個或多個板狀結構。鰭片102的形成方式，可以是藉由微影製程先於基材101的多晶矽塊材上形成光阻層(未繪示)，再以此光阻層為罩幕進行蝕刻，移除一部分多晶矽塊材，進而形成凸設於基材101表面101a的矽鰭(Si-fin)。
而值得注意的是，在本發明的一些實施例中，基材101還可包含複數個鰭片102。但為了簡潔描述起見，僅以凸設於基材101表面101a的單一板狀結構來進行說明。
之後，於鰭片102以及基材101上形成閘極結構103覆蓋於鰭片102之中央部份以及鰭片102兩側之基材101上方。第1B圖、第1B’圖和第1B”圖係分別繪示在第1A圖、第1A’圖和第1A”圖所繪示之結構上形成閘極結構103之後的結構剖面圖。
閘極結構103係一堆疊結構，其包括閘介電層103a、閘電極層103b和硬式罩幕層103c。閘介電層103a位於鰭片102及基材101上方，並且包括一介電材料，例如二氧化矽 (SiO2)、氮化矽(SiN)、氮氧化矽(SiON)、其它適合之介電材料或上述介電材料之組合。閘極層103b位於閘介電層103a上方，較佳係由多晶矽所構成。硬式罩幕層103c位於閘電極層103b上方。適合構成硬式罩幕層103c的材料包括，例如氮化矽、氮氧化矽、碳化矽(SiC)、碳氧化矽(SiOC)、旋轉塗佈玻璃(SOG)、以矽酸四乙酯(TEOS)為前驅物所製備的二氧化矽、電漿輔助化學氣相沉積氧化物(PE-oxide)及/或其它適合之材料。
在本發明的一些實施例之中，閘極結構103的形成包含下述步驟：首先以沉積製程，例如包括化學氣相沉積法(Chemical vapor deposition,CVD)、物理氣相沉積法(Physical vapor deposition,PVD)、原子層沉積法(Atomic layer deposition,ALD)、高密度電漿化學氣相沉積法(High Density Plasma Chemical Vapor Deposition,HDPCVD)、有機金屬化學氣相沉積法(Metal Organic Chemical Vapor Deposition,MOCVD)、遙控電漿化學氣相沉積法(Remote Plasma-Enhanced Chemical Vapor Deposition,RPCVD)、電漿輔助化學氣相沉積法(Plasma-enhanced chemical vapor deposition,PECVD)、電鍍或其它適合的製程及/或上述之組合，在鰭片102及基材101表面101a上依序沉積介電材料層、多晶矽層和硬式罩幕材質層(未繪示)；再以微影蝕刻製程移除部分的介電材料層、多晶矽層和硬式罩幕材質層(未繪示)，形成如第1B圖、第1B’圖和第1B”圖所繪示的閘極結構103。
然後，請參照第1C圖和第1C’圖，第1C圖和第 1C’圖係根據本發明的另一實施例，分別繪示在第1B’圖和第1B”圖所繪示之結構上形成堆疊結構104之後的結構剖面圖。其中，堆疊結構104至少包括依續堆疊的第一材質層104a、第二材質層104b以及第三材質層104c。在本發明的一些實施例之中，第一材質層104a可以是藉由沉積或熱氧化製程，在閘極結構103上方以及鰭片102兩側所形成的二氧化矽層；第二材質層104b可以是沉積於第一材質層104a上方的氮化矽層；第三材質層104c可以是藉由沉積或熱氧化製程，在第二材質層104b上方所形成的二氧化矽層。
在本發明的另一些實施例之中，第一材質層104a可以包括藉由沉積製程，在閘極結構103上方以及鰭片102兩側所形成的氮化矽層；第二材質層104b可以是藉由沉積或熱氧化製程於第一材質層104a上方所形成的二氧化矽層，第三材質層104c可以包括沉積在第二材質層104b上方所形成的氮化矽層。在本發明的又一些實施例之中，第三材質層104c可以使用金屬材質，例如鎢或鋁，來加以取代。
後續，以第二材質層104b為蝕刻停止層，進行第一蝕刻製程105以移除一部分的第三材質層104c，並將位於閘極結構103側壁上的另一部分第三材質層104c餘留下來。請參照第1D圖和第1D’圖，第1D圖和第1D’圖係分別繪示在第1C圖和第1C’圖所繪示之結構上進行第一蝕刻製程105之後的結構剖面圖。其中，第一蝕刻製程105可以是一種乾式蝕刻製程，可 依照第一材質層104a、第二材質層104bc和第三材質層104c材質的不同，採用不同的蝕刻氣體。
例如，在第一材質層104a、第二材質層104bc和第三材質層104c分別為二氧化矽層、氮化矽層和二氧化矽層的實施例中，第一蝕刻製程105係使用包括四氟甲烷(CF4)的蝕刻氣體來移除一部分的第三材質層104c。而在第一材質層104a、第二材質層104b和第三材質層104c分別為氮化矽層、二氧化矽層和氮化矽層的實施例中，第一蝕刻製程105則係使用包括一氟甲烷(CH3F)、二氟甲烷(CH2F2)或二者之組合的蝕刻氣體來移除一部分的第三材質層104c。
其中，第一蝕刻製程105移除第三材質層104c的蝕刻速率，實質大於移除第二材質層104b的蝕刻速率。在本發明的一些實施例之中，第一蝕刻製程105移除第三材質層104c的蝕刻速率，為移除第二材質層104b之蝕刻速率的10倍以上。換言之，二者的蝕刻選擇比實質大於10。
然後，再以第一材質層104a為蝕刻停止層，進行第二蝕刻製程106以移除一部分第二材質層104b，並將位於閘極結構103側壁上的另一部分第二材質層104b餘留下來。在本發明的一些實施例之中，第二蝕刻製程106可以是一種乾式蝕刻製程，且可以依照第二材質層104b和第三材質層104c材質的不同，採用不同的蝕刻氣體。另外，可藉由調整蝕刻氣體的方向以及蝕刻氣體的成分比例，大致區分為縱向移除步驟106a和等向移除步 驟106b兩個主要步驟。
例如，請參照1E圖和第1E’圖，第1E圖和第1E’圖係分別繪示在第1D圖和第1D’圖所繪示之結構上進行第二蝕刻製程的縱向移除步驟106a之後的結構剖面圖。其中，縱向移除步驟106a是以第一材質層104a為蝕刻停止層，較佳採用一氟甲烷作為主要蝕刻氣體，將覆蓋於第一材質層104a上，材質為氮化矽的大部分第二材質層104b加以移除，僅餘留下位於閘極結構103側壁上，尚被剩餘下來之一部分第三材質層104c所覆蓋的一部分第二材質層104b。
其中，第二蝕刻製程的縱向移除步驟106a移除第二材質層104b的蝕刻速率，實質大於移除第一材質層104a的蝕刻速率。在本發明的一些實施例之中，縱向移除步驟106a移除第二材質層104b的蝕刻速率，為移除第一材質層104a之蝕刻速率的10倍以上。
請參照1F圖和第1F’圖，第1F圖和第1F’圖係分別繪示在第1E圖和第1E’圖所繪示之結構上進行第二蝕刻製程的等向移除步驟106b之後的結構剖面圖。其中，等向移除步驟106b較佳是採用二氟甲烷作為主要蝕刻氣體，將剩餘之第三材質層104c、位於鰭片102側壁上，未被剩餘的第二材質層104b所覆蓋的一部分第一材質層104a以及覆蓋於基材101表面101a的一部分第一材質層104a加以移除。僅餘留位於閘極結構103側壁上的一部分第一材質層104a和一部分第二材質層104b，進 而形成閘極間隙壁108。
值得注意的是，前述第一蝕刻製程105和第二蝕刻製程106所使用的氣體並未加以限定，該技術領域中具有通常知識者當可以根據第一材質層104a、第二材質層104b和第三材質層104c所使用的材料來調整蝕刻氣體的組成成分極比例，以得到上述合適的蝕刻選擇比。
由於，堆疊結構104中的第一材質層104a、第二材質層104b和第三材質層104c，彼此接觸的二材質層分別對於第一蝕刻製程105與第二蝕刻製程具有差異相當大的蝕刻選擇性。因此，可以提供第一蝕刻製程105與第二蝕刻製程較佳的控制，使閘極間隙壁108的厚度變異保持在製程允許的公差範圍之內，也不會對鰭片102造成任何損壞，故而可改善閘極間隙壁108或鰭片102，被用來定義閘極間隙壁的蝕刻製程過度蝕刻所造成的問題。
後續，在鰭片102片上形成源極/汲極結構109，鄰接閘極結構103。請參照第1G圖，第1G圖係分別繪示在第1F圖所繪示之結構上形成源極/汲極結構109之後的結構剖面圖。在本發明的一些實施例中，源極/汲極結構109的形成，包括對鰭片102進行蝕刻以形成開口(未繪示)，並進行一連串沉積和摻雜製程，於該開口中形成具有磊晶矽鍺(SiGe)/磷化矽(SiP)的源極/汲極結構109。在本發明的一些實施例中，源極/汲極結構109的形成過程還包括還包括在閘極間隙壁108的側壁上形成另一間隙壁 111。
在形成源極/汲極結構109之後，進行閘極移除製程110，藉以將閘極結構103移除。請參照第1H圖，第1H圖係繪示在第1G圖所繪示之結構上進行閘極移除製程110之後的結構剖面圖。在本發明的一些實施例中，移除閘極結構103的同時，也會同時移除閘極間隙壁108中與閘極結構103接觸的一部分第一材質層104a移除，並形成開口112，將閘極間隙壁108中剩餘的一部分第一材質層104a和第二材質層104b暴露於外。
後續，於閘極結構103的原來位置上(開口112中)形成金屬閘極結構113。請參照第1I圖，第1I圖係繪示在第1H圖所繪示之結構上形成金屬閘極結構113之後的結構剖面圖。在本發明的一些實施例中，金屬閘極結構113的形成，包括於開口112的底部和側壁形成高介電材質層113a；在藉由沉積製程於高介電係數材質層113a上形成包含有可選擇之種晶層(seed layer)、阻障層(barrier layer)、功函數層(work function layer)及金屬矽化物(silicide)層(未繪示)的金屬閘電極層113b。後續，再經由平坦化製程或其他合適的後段製程(未繪示)，完成如第1I圖所繪示之鰭式場效電晶體100的製備。
其中，鰭式場效電晶體100包括基材101、鰭片102、閘極結構113以及源極/汲極結構109。其中，鰭片102凸出於基材101表面101a。金屬閘極結構113位於鰭片102上。源極/汲極結構109位於鰭片102之中，且與金屬閘極結構113鄰接，另外， 還包括位於金屬閘極結構113側壁上的閘極間隙壁108。其中，閘極間隙壁108係一複合結構，其至少包括間隙壁111以及相互堆疊，且分別與閘極結構113直接接觸的一部分第一材質層104a以及一部分第二材質層104b。在本發明的一些實施例中，第一材質層104a和第二材質層104b可分別由二氧化矽和氮化矽所構成。
另外，在本發明的一些實施例中，第二蝕刻製程的等向移除步驟106b有可能會將未被閘極結構103所覆蓋的一小部分鰭片202加以移除(如第2A圖所繪示)，而在鰭式場效電晶體200靠近閘極結構103底部的鰭片202中產生階梯狀結構202a(如第2B圖所繪示)。不過和習知技術相比，第二蝕刻製程仍受到較佳的控制，鰭片202被移除的程度相對較輕微，仍可改善閘極間隙壁108被過度蝕刻所造成的問題。由於，製備鰭式場效電晶體200的方法與步驟大至與製備鰭式場效電晶體100的方法與步驟相同，故而並不在此贅述。
根據上述，本發明的實施例是揭露一種半導體元件及其製作方法。其係先在凸出於基材的半導體鰭片上形成閘極結構；再採用由三層材質層，例如二氧化矽-氮化矽-二氧化矽(ONO)、氮化矽-二氧化矽-氮化矽(NON)或氮化矽-二氧化矽-金屬(NOM)，所構成的堆疊結構來覆蓋閘極結構，並藉由至少二次的蝕刻製程在閘極結構上形成閘極間隙壁。利用這三種材質層各自與彼此相鄰的材質層之間具有明顯蝕刻選擇比的特性，精確地控制每一蝕刻製程的蝕刻終點，以改善習知技術在定義閘極間隙壁 的過程中，因為鰭片過蝕或間隙壁過蝕蝕刻所造成的問題。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
101‧‧‧基材
101a‧‧‧基材表面
102‧‧‧鰭片
100‧‧‧鰭式場效電晶體
104a‧‧‧第一材質層
104b‧‧‧第二材質層
109‧‧‧源極/汲極結構
111‧‧‧間隙壁
113‧‧‧金屬閘極結構
113a‧‧‧高介電係數材質層
113b‧‧‧金屬閘電極層
108‧‧‧閘極間隙壁

Claims (17)

  1. 一種半導體元件，包括：一基材，具有一半導體鰭片(fin)凸出於該基材的一表面，且該半導體鰭片具有一階梯狀結構；一閘極結構，位於該半導體鰭片上；以及一閘極間隙壁(spacer)，位於該閘極結構的側壁上；其中該閘極間隙壁包括相互堆疊，且分別與該閘極結構直接接觸的一第一材質層以及一第二材質層，該第二材質層覆蓋於該第一材質層上方，且該第二材質層具有實質小於等於該第一材質層的一橫向尺寸。
  2. 如申請專利範圍第1項所述之半導體元件，其中該閘極結構包括：一高介電係數材質層，位於該鰭片上方；以及一金屬閘極，位於該高介電係數材質層上。
  3. 如申請專利範圍第1項所述之半導體元件，其中該第一材質層包括二氧化矽，且該第二材質層包括氮化矽。
  4. 如申請專利範圍第1項所述之半導體元件，其中該第一材質層包括氮化矽，且該第二材質層包括二氧化矽。
  5. 一種半導體元件的製作方法，包括：提供一基材，該基材具有一表面以及凸出於該表面的一半導體鰭片；於該半導體鰭片上形成一第一閘極結構；形成一堆疊結構，覆蓋該第一閘極結構與該半導體鰭片，其中該堆疊結構至少包括依續堆疊的一第一材質層、一第二材質層以及一第三材質層；進行一第一蝕刻製程，其中該第一蝕刻製程移除該第三材質層的一蝕刻速率，實質大於移除該第二材質層的一蝕刻速率；進行一第二蝕刻製程，其中該第二蝕刻製程移除該第二材質層的一蝕刻速率，實質大於移除該第一材質層的一蝕刻速率，使該半導體鰭片具有一階梯狀結構，並使該第二材質層具有實質小於等於該第一材質層的一橫向尺寸；移除該第一閘極結構；以及於該第一閘極結構的一原來位置上形成一第二閘極結構，使該第一材質層以及該第二材質層分別與該第二閘極結構直接接觸。
  6. 如申請專利範圍第5項所述之半導體元件的製作方法，其中該第一蝕刻製程係包括：以該第二材質層為一蝕刻停止層，藉以移除一部分該第三材質層，並將位於該第一閘極結構之一側壁上的另一部分該第三材質層餘留下來。
  7. 如申請專利範圍第6項所述之半導體元件的製作方法，其中該第二蝕刻製程包括：以該第一材質層為一蝕刻停止層，藉以移除一部分該第二材質層，並將位於該第一閘極結構之該側壁上的另一部分該第二材質層餘留下來。
  8. 如申請專利範圍第7項所述之的半導體元件製作方法，其中該第一材質層包括二氧化矽、該第二材質層包括氮化矽且該第三材質層包括二氧化矽。
  9. 如申請專利範圍第8項所述之半導體元件的製作方法，其中該第一蝕刻製程使用包括四氟甲烷(CF4)的一蝕刻氣體。
  10. 如申請專利範圍第8項所述之半導體元件的製作方法，其中該第二蝕刻製程使用包括一氟甲烷(CH3F)、二氟甲烷(CH2F)或二者之組合的一蝕刻氣體。
  11. 如申請專利範圍第7項所述之半導體元件的製作方法，更包括進行一乾式蝕刻清潔製程，以移除未被剩餘的該第二材質層所覆蓋的一部分該第一材質層。
  12. 如申請專利範圍第11項所述之半導體元件的製作方法： 其中於該第二閘極結構係一金屬閘極結構。
  13. 如申請專利範圍第12項所述之半導體元件的製作方法，其中該金屬閘極結構包括：一高介電係數材質層，位於該半導體鰭片上方；以及一金屬閘極，位於該高介電係數材質層上。
  14. 如申請專利範圍第7項所述之半導體元件的製作方法，其中該第一材質層包括氮化矽、該第二材質層包括二氧化矽且該第三材質層包括氮化矽。
  15. 如申請專利範圍第7項所述之半導體元件的製作方法，其中該第一材質層包括氮化矽、該第二材質層包括二氧化矽且該第三材質層係一金屬層。
  16. 如申請專利範圍第5項所述之半導體元件的製作方法，其中該第一蝕刻製程移除該第三材質層的該蝕刻速率，與移除該第二材質層的該蝕刻速率二者的一比值實質大於10。
  17. 如申請專利範圍第5項所述之半導體元件的製作方法，其中該第二蝕刻製程移除該第二材質層的該蝕刻速率，與移除該第一材質層的該蝕刻速率二者的一比值實質大於10。
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