KR100981114B1 - 이중 일함수 게이트를 갖는 모스 트랜지스터의 제조방법 - Google Patents
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Abstract
이중 일함수 게이트를 갖는 모스 트랜지스터 및 그 제조방법에 대해 개시한다. 개시된 본 발명의 모스 트랜지스터는, 반도체 기판, 상기 반도체 기판 상에 형성되는 링 형태의 이중 일함수 게이트, 및 상기 이중 일함수 게이트 양측에 형성되는 소스 영역 및 드레인 영역을 포함한다. 상기 이중 일함수 게이트는 상기 소스 영역에 인접하는 제 1 게이트 및 상기 드레인 영역에 인접하는 제 2 게이트를 포함하며, 상기 제 1 게이트의 불순물 농도가 상기 제 2 게이트의 불순물 농도보다 낮게 구성된다. 이때, 제 1 및 제 2 게이트는 스페이서 형태의 단면을 갖는다.
DWFG, 스페이서, 일함수
Description
본 발명은 모스 트랜지스터의 제조방법에 관한 것으로, 보다 구체적으로는 이중 일함수 게이트를 갖는 모스 트랜지스터의 제조방법에 관한 것이다.
대표적인 반도체 소자인 모스(MOS) 트랜지스터는 아날로그 회로 및 디지털 회로에 모두 적용되고 있다. 이러한 모스 트랜지스터는 아날로그 회로 분야에 적용될 경우 고성능, 예컨대, 높은 전압 이득(voltage gain:Av)을 얻을 수 있도록 높은 트랜스컨덕턴스(transconductance:gm)가 요구된다. 트랜스컨덕턴스(gm)는 알려진 바와 같이 게이트 전압(Vgs)에 대한 드레인 전류(ID)값의 미분 값으로, 트랜스컨덕턴스(gm)가 증대되면, 동일한 게이트 전압에서 드레인 전류(ID)가 증대된다. 또한, 드레인 전류가 증대되었다는 것은 드라이빙 능력이 우수하다는 것으로, 회로의 스피드 특성이 우수함을 나타낸다. 여기서, n-채널 모스 트랜지스터가 포화 상태일때(VDS≥VGS-VT)의 드레인 구동 전류는 하기의 식에 의해 정의된다.
<수학식>
여기서, μn은 채널 캐리어의 이동도(n채널일 경우, 전자, p채널일 경우 정공), Cox는 게이트 산화막의 캐패시턴스, W는 채널 폭, L은 채널 길이, Vgs는 게이트 소스간 전압, Vt는 문턱 전압, λ는 채널 길이 변조 효과(channel-length modulation effect) 파라미터, 및 Vds는 드레인 소스 전압을 나타낸다.
상기 수학식에 의하면, 드레인 전류(ID)는 모스 트랜지스터의 채널 길이와 반비례함을 알 수 있다. 이에, 트랜스컨덕턴스(gm) 및 드레인 전류(ID)를 증대시키기 위하여, 채널 길이를 감축시킬 것이 요구되고 있다.
그런데, 모스 트랜지스터의 채널 길이를 감축시키게 되면, 알려진 바와 같이 문턱 전압의 롤 오프(roll-off) 및 DIBL(drain induced barrier lowering)등과 같은 숏 채널 효과(short channel effect) 및 채널 길이 변조 효과가 발생된다. 특히, 채널 길이 변조 현상에 의해, 드레인 컨덕턴스(drain conductance : gds≡∂IDS/∂VDS) 성분이 증가하는데, 이와 같이 드레인 컨덕턴스 성분이 증가하면, 그것의 역수로 정의되는 모스 트랜지스터의 소신호 출력 저항(rout=1/gds)이 감소된다. 이때, 모스 트랜지스터의 소신호 출력 저항(rout) 역시 상기 트랜스컨덕턴스(gm)와 함께 모스 트랜지스터들로 구성된 아날로그 회로의 전압 이득(Av)을 결정하는 변수로 서, 상기와 같이 내부 출력 저항(rout)이 감소되면 모스 트랜지스터들로 구성된 아날로그 회로의 전압 이득이 감소된다.
정리하자면, 모스 트랜지스터의 전압 이득(Av)은 트랜스컨덕턴스(gm)와 소신호 출력 저항(rout)의 곱으로 정의되고, 상기 트랜스컨덕턴스(gm)와 소신호 출력 저항(rout)은 채널 길이 변화에 따라 서로 반대로 증가 또는 감소하는 특성을 가짐에 따라, 서로 트레이드 오프(trade-off) 관계에 놓여있다. 이에 따라, 트랜스컨덕턴스(gm)와 소신호 출력 저항(rout)을 동시에 만족시킬 수 있는 소자에 대한 연구가 진행중이다.
최근, 채널 영역의 수평 전계를 증대시켜 드레인 전류를 개선시킬 수 있는 이중 일함수 게이트 전극을 갖는 모스 트랜지스터에 대해 본원의 발명자들에 의해 대한민국 공개특허 제2008-0003556호에 제안된 바 있다.
이와 같은 이중 일함수를 갖는 모스 트랜지스터에 대해 도 1을 통해 개략적으로 설명하면, 소자 분리막(15)이 형성된 반도체 기판(10) 상부에 게이트(25)가 형성되어 있다. 게이트(25) 양측의 반도체 기판(10)에 소스 및 드레인 영역(35a,35b)이 형성되어 있다. 이때, 소스 영역(35a)측에 해당하는 제 1 게이트(25a)는 상대적으로 낮은 불순물 농도를 갖고, 드레인 영역(35b)측의 제 2 게이트(25b)는 상대적으로 높은 불순물 농도를 갖도록 형성된다.
이와 같은 모스 트랜지스터는 제 1 게이트(25a)와 제 2 게이트(25b) 사이에서 불순물 농도차에 의한 채널 영역 전위의 급격한 변화를 갖게 된다. 이러한 급격 한 전위 변화는 국부적으로 높은 수평 방향의 전계를 유도하여, 채널 내부에서 이동하는 캐리어의 드리프트 속도를 증가시키므로써, 트랜스컨덕턴스(gm)를 증가시킨다. 이에 따라, 트랜스컨덕턴스(gm)를 증가시키기 위하여 채널 길이(L)를 줄이지 않아도 되므로, 높은 소신호 출력 저항(rout)을 확보할 수 있다.
그런데, 상기한 종래의 이중 일함수를 갖는 게이트는 서로 다른 농도의 제 1 및 제 2 게이트(25a,25b)를형성하기 위하여, 적어도 두 번의 마스크 공정, 즉 리소그라피 공정이 요구된다. 상기 리소그라피 공정은 알려진 바와 같이, 포토레지스트막의 도포, 노광, 현상등 일련의 단위 스텝을 포함하고 있으므로, 한 번의 리소그라피 공정이라도 다수 번의 복잡한 세부 공정이 요구된다.
즉, 서로 다른 두 개의 농도를 갖는 게이트(25)를 형성하려면, 게이트(25) 형상을 한정하기 위한 마스크 공정, 제 1 게이트(25a)를 형성하기 위한 마스크 공정 및 제 2 게이트(25b)를 형성하기 위한 마스크 공정 등, 총 3번의 마스크 공정이 요구되므로, 공정이 매우 복잡해지는 단점이 있다.
또한, 보다 정확한 성능을 위하여, 제 1 및 제 2 게이트(25a,25b)가 게이트(25)의 중심을 기준으로 해서 정확히 분할될 것이 요구되므로, 제 1 및 제 2 게이트(25a,25b)를 한정하기 위한 마스크 공정시 보다 세밀한 얼라인이 요구된다.
따라서, 본 발명의 기술적 과제는 트랜스컨덕턴스 및 소신호 출력 저항을 동시에 만족시킬 수 있는 이중 일함수 게이트를 갖는 모스 트랜지스터의 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 기술적 과제는 복잡한 리소그라피 공정을 줄일 수 있는 이중 일함수를 갖는 모스 트랜지스터의 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 모스 트랜지스터는, 반도체 기판, 상기 반도체 기판 상에 형성되는 링 형태의 이중 일함수 게이트, 및 상기 이중 일함수 게이트 양측에 형성되는 소스 영역 및 드레인 영역을 포함한다. 상기 이중 일함수 게이트는 상기 소스 영역에 인접하는 제 1 게이트 및 상기 드레인 영역에 인접하는 제 2 게이트를 포함하며, 상기 제 1 게이트의 불순물 농도가 상기 제 2 게이트의 불순물 농도보다 낮게 구성된다.
상기 제 1 게이트, 상기 제 2 게이트, 상기 소스 영역 및 상기 드레인 영역은 모두 동일한 도전형을 가질 수 있고, 상기 제 1 및 제 2 게이트는 서로 상이한 도전형을 가질 수 있다.
또한, 상기 제 1 및 제 2 게이트는 스페이서 형태의 단면을 가질 수도 있다.
상기 제 1 게이트 및 상기 제 2 게이트 사이에 자연 산화막이 더 개재될 수 있고, 상기 제 1 및 제 2 게이트 상에 오믹 콘택층이 더 형성될 수 있다.
또한, 상기 소스 영역은 상기 이중 일함수 게이트로 둘러싸여진 영역내에 형성되고 상기 드레인 영역은 상기 이중 일함수 게이트 외곽에 형성되거나, 혹은 상기 소스 영역은 상기 이중 일함수 게이트로 외곽에 형성되고 상기 드레인 영역은 상기 이중 일함수 게이트로 둘러싸여진 영역내에 형성될 수 있다.
또한, 본 발명의 다른 실시예에 따른 모스 트랜지스터의 제조방법은 다음과같다. 먼저, 반도체 기판 상에 희생 패턴을 형성한 다음, 상기 희생 패턴 측벽에 제 1 게이트를 형성한다. 다음, 상기 제 1 게이트 측벽에 제 2 게이트를 형성한 후, 상기 희생 패턴을 제거한다. 이어서, 상기 반도체 기판에 불순물을 주입하여, 상기 제 1 게이트의 일측에 소스 영역을 형성하고, 상기 제 2 게이트 타측에 드레인 영역을 형성한다.
상기 제 1 게이트를 형성하는 단계는, 상기 희생 패턴이 형성된 반도체 기판 상부에 제 1 게이트 도전층을 형성하는 단계와, 상기 제 1 게이트 도전층을 상기 희생 패턴 상면이 노출되도록 비등방성 식각하는 단계를 포함할 수 있다.
또한, 상기 제 2 게이트를 형성하는 단계는, 상기 제 1 게이트 및 상기 희생 패턴이 형성된 상기 반도체 기판 상부에 제 2 게이트 도전층을 형성하는 단계와, 상기 제 2 게이트 도전층을 상기 희생 패턴 상면이 노출되도록 비등방성 식각하는 단계를 포함할 수 있다.
본 발명에 의하면, 서로 다른 불순물 농도를 갖는 제 1 게이트 및 제 2 게이트로 구성된 이중 일함수 게이트 제작시, 상기 제 1 및 제 2 게이트를 각각 스페이 서 방식으로 형성한다. 이에 따라, 서로 다른 농도의 불순물을 주입하기 위한 마스크 공정(리소그라피 공정)을 줄일 수 있어, 전체 모스 트랜지스터의 제조 공정을 크게 감소시킬 수 있다.
아울러, 이중 일함수 게이트의 선폭이 제 1 및 제 2 게이트의 두께에 의해 제어되므로, 모스 트랜지스터의 채널 길이를 용이하게 제어할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
본 발명은 스페이서 방식으로 불순물 농도가 상이한 제 1 및 제 2 게이트를 형성하여, 이중 일함수를 갖는 모스 트랜지스터의 게이트를 제작할 것이다. 이에 의해, 제 1 및 제 2 게이트를 형성하기 위한 각각의 마스크 스텝 즉, 리소그라피 공정을 생략할 수 있어, 제조 공정을 크게 감축시킬 수 있을 것이다.
이와 같은 이중 일함수 게이트를 갖는 모스 트랜지스터에 대해 이하에서 보다 자세히 설명할 것이다.
도 2는 본 발명의 일 실시예에 따른 이중 일함수 게이트를 갖는 모스 트랜지스터의 평면도이고, 도 3은 도 2의 Ⅲ-Ⅲ'선을 따라 절단하여 나타낸 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 모스 트랜지스터는 제 1 게이트(125) 및 제 2 게이트(135)로 구성된 이중 일함수 게이트(140), 소스 영역(150a) 및 드레인 영역(150b)으로 구성될 수 있다.
상기 제 1 게이트(125)는 제 1 도전형 혹은 제 2 도전형의 반도체 기판(100) 상에 링(ring) 형태로 형성될 수 있다. 이와 같은 제 1 게이트(125)는 제 1 도전형 또는 제 2 도전형을 가지는 폴리실리콘 혹은 아몰퍼스(amorphous) 실리콘막으로 형성될 수 있고, 제 1 불순물 농도를 가질 수 있다. 여기서, 상기 제 1 게이트(125)는 그 단면이 도 3에 도시된 바와 같이 스페이서(spacer) 즉, 그것의 내측면은 반도체 기판(100) 표면에 대해 직각을 이루고, 외측면은 곡률을 가지도록 형성될 수 있다. 또한, 본 실시예에서 제 1 게이트(125)는 사각 링 형태로 형성되었지만, 다양한 형태로 구현할 수 있다.
제 2 게이트(135)는 제 1 게이트(125)의 외곽을 따라, 즉 제 1 게이트(125)의 곡률면을 따라 배치된다. 이에 따라, 제 2 게이트(135)는 제 1 게이트(125)와 마찬가지로 링 형태를 갖게 된다. 또한, 제 2 게이트(135)는 상기 제 1 게이트(125)와 같이 그 단면이 스페이서 형태를 가질 수 있다. 이와 같은 제 2 게이트(135)는 제 1 도전형 또는 제 2 도전형을 가지되, 상기 제 1 게이트(125)의 제 1 불순물 농도와 차이를 갖는 제 2 불순물 농도를 갖는다.
제 1 게이트(125)와 제 2 게이트(135) 사이에 자연 산화막(127)이 개재될 수 있으며, 이 자연 산화막(127)은 제 1 및 제 2 게이트(125,135)간을 보다 완전하게 스플릿(split)시키는 역할을 하게 된다. 이에 따라, 제 1 및 제 2 게이트(125,135) 사이에 보다 큰 전계를 유발하게 된다. 따라서, 상기 이중 일함수 게이트(140)는 제 1 게이트(125) 및 제 2 게이트(135) 뿐만 아니라 그 사이에 개재된 자연 산화막(127)도 포함할 수 있다. 또한, 이중 일함수 게이트(140)의 양측 외곽, 즉 제 1 게이트(125)의 내측면 및 제 2 게이트(135)의 외측면에 절연 스페이서(145)가 더 형성될 수 있다.
상기 소스 영역(150a)은 이중 일함수 게이트(140)로 둘러싸여진 영역 또는 이중 일함수 게이트(140) 외곽에 형성될 수 있고, 상기 드레인 영역(150b)은 이중 일함수 게이트(140)의 외곽 또는 이중 일함수 게이트(140)로 둘러싸여진 영역에 형성될 수 있다. 이때, 소스 및 드레인 영역(150a,150b)은 제 2 도전형을 가질 수 있다. 여기서, 상기 소스 및 드레인 영역(150a,150b)은 그것의 도전형 및 전압 인가 형태에 따라 그 영역이 바뀔 수 있다.
본 실시예에서는 소스 영역(150a)측의 게이트의 일함수를 가변시켜, 소스 영역(150a)측의 수평 전계를 개선시키므로써, 문턱 전압 및 드레인 전류를 가변시키도록 구성된다. 즉, 소스 영역(150a)과 인접하는 제 1 또는 제 2 게이트(125 또는 135)의 농도를 드레인 영역(150b)과 인접하는 제 2 또는 제 1 게이트(135 또는 125) 보다 낮게 형성하여, 소스 영역측의 게이트 일함수를 증대시킨다.
예컨대, 제 1 도전형이 p형이고, 제 2 도전형이 n형인 경우, 상기 모스 트랜지스터는 n모스 트랜지스터가 되며, 제 1 게이트(125)가 소스 영역(150a)과 인접하게 배치되고, 제 2 게이트(135)가 드레인 영역(150b)과 인접하게 배치되는 경우, 제 1 게이트(125)는 저농도 n형 불순물을 갖거나, 고농도 p형 불순물을 갖고, 제 2 게이트(135)는 고농도 p형 불순물을 가질 수 있다.
한편, 제 1 도전형이 n형이고, 제 2 도전형이 p형인 경우, 상기 모스 트랜지스터는 p모스 트랜지스터가 되며, 제 1 게이트(125)가 소스 영역(150a)과 인접하게 배치되고, 제 2 게이트(135)가 드레인 영역(150b)과 인접하게 배치되는 경우, 제 1 게이트(125)는 저농도 p형 불순물을 갖고, 제 2 게이트(135)는 고농도 p형 불순물을 가질 수 있다.
이와 같은 이중 일함수를 갖는 게이트(140)는 도 3의 하단에 도시된 것과 같이 제 1 및 제 2 게이트(125,135)의 계면 부근에서 수평 전계(Ey)가 급격히 상승하게 되어, 드레인 전류 특성을 개선시킬 수 있고, 나아가 모스 트랜지스터의 채널 길이를 줄이지 않으면서도 트랜스컨덕턴스(gm) 및 소신호 출력 저항(rout) 특성을 확보할 수 있다.
도면에서 CT1은 소스 또는 드레인 콘택을 나타내고, CT2는 드레인 또는 소스 콘택을 나타내며, CT3는 게이트 콘택을 나타낸다.
또한, 이중 일함수 게이트(140a)는 도 4에 도시된 바와 같이, 게이트 콘택(CT3)을 위해, 제 1 게이트(125), 자연 산화막(127) 및 제 2 게이트(135) 상에 오믹 콘택층(142)이 더 형성될 수도 있다. 상기 오믹 콘택층(142)는 예를 들어 전이금속 실리사이드막이 이용될 수 있다.
또한, 상기 이중 일함수 게이트(140,140a)는 그 단면이 스페이서 형태를 가짐에 따라, 그 상면이 경사진 표면을 가질 수 있다. 하지만, 도 5에 도시된 바와 같이, 이중 일함수 게이트(140b)는 평탄화 공정을 통해 그 상면이 평탄해지도록 제작할 수 있다.
이하에서는 도 6 내지 도 9를 참조하여 이중 일함수 게이트를 갖는 n모스 트랜지스터의 제조방법에 대해 보다 상세히 설명하도록 한다.
먼저, 도 6을 참조하면, p형의 반도체 기판(200) 혹은 P웰(도시되지 않음)을 갖는 반도체 기판(200)을 준비한 다음, 소스 예정 영역에 희생 패턴(210)을 형성한다. 희생 패턴(210)은 예를 들어, 후속으로 형성될 게이트 도전층과 식각 선택비를 갖는 물질일 수 있으며, 게이트 예정 높이 이상의 두께로 형성될 수 있다. 본 실시예에서 희생 패턴(210)은 실리콘 질화막을 이용하였다. 희생 패턴(210)이 형성된 반도체 기판(200) 상부에 게이트 절연막(215)을 형성한다. 이때, 게이트 절연막(215)은 반도체 기판(200)을 열산화하여 형성될 수 있다. 게이트 절연막(215) 및 희생 패턴(210) 상부에 제 1 게이트 도전층(220)을 증착한다. 제 1 게이트 도전층(220)은 예를 들어, 저농도 n형 불순물이 포함되어 있는 폴리실리콘층(혹은 아몰퍼스 실리콘층)으로서, 상기 제 1 게이트 도전층(220)의 두께는 예정된 채널 길이의 1/2에 해당할 수 있다.
도 7을 참조하면, 상기 희생 패턴(210) 표면이 노출되도록 제 1 게이트 도전층(220)을 비등방성 식각하여, 희생 패턴(210)의 측벽에 스페이서 형태의 제 1 게이트(225)를 형성한다. 제 1 게이트(225)가 형성된 반도체 기판(200) 결과물 상부에 제 2 게이트 도전층(230)을 증착한다. 제 2 게이트 도전층(230)은 고농도 n형 불순물이 포함되어 있는 폴리실리콘층(혹은 아몰퍼스 실리콘층)으로서, 제 2 게이트 도전층(230)의 두께는 상기 제 1 게이트 도전층(220)의 두께와 동일할 수 있다. 이때, 제 1 게이트(225)를 형성하는 단계와, 제 2 게이트 도전층(230)을 증착하는 단계 사이에, 상기 제 1 게이트(225)의 노출된 표면에서 박막의 자연 산화막(227)이 발생될 수 있다.
다음, 도 8에 도시된 바와 같이, 제 2 게이트 도전층(230)을 상기 희생 패턴(210) 상면이 노출되도록 비등방성 식각하여, 상기 제 1 게이트(225)의 측벽에 스페이서 형태의 제 2 게이트(235)가 형성되어, 이중 일함수를 갖는 게이트(240)가 완성된다. 이때, 다수 번의 비등방성 식각에 의해, 상기 이중 게이트(240)의 높이는 희생 패턴(210) 보다 소정 높이 만큼 낮을 수 있다.
도 9를 참조하면, 희생 패턴(210)을 선택적으로 제거한다. 실리콘 질화막으로 희생 패턴(210)이 형성된 경우, 공지의 인산 용액(PH3)을 이용하여 습식 식각 처리할 수 있다. 다음, 이중 일함수를 갖는 게이트(240)가 형성된 반도체 기판(200) 상부에 절연막을 피복한다음, 상기 절연막을 비등방성 식각하여, 상기 게이트(240) 측벽에 절연 스페이서(245)를 형성한다. 다음, 노출된 반도체 기판(200)에 고농도 n형의 불순물 이온을 주입하여, 상기 게이트(240)로 둘러싸여진 영역에 소스 영역(250a)을 형성하고, 게이트(240) 외곽에 드레인 영역(250b)을 형성한다. 상기 소스/드레인 영역(250a,250b)을 LDD(lightly doped drain) 방식으로 형성할 경우, 상기 절연 스페이서(245) 형성전에 저농도 n형 불순물을 주입할 수 있다.
본 실시예에서는 제 1 게이트(225)를 저농도 n형 불순물을 갖는 폴리실리콘층(혹은 아몰퍼스 실리콘층)으로, 제 2 게이트(235)를 고농도 n형 불순물을 갖는 폴리실리콘층(혹은 아몰퍼스 실리콘층)으로 형성하였지만, 상기 제 1 게이트(225)를 고농도 p형 불순물을 갖는 폴리실리콘층(혹은 아몰퍼스 실리콘층)으로 형성하여, 제 2 게이트(235)와 농도차를 발생시킬 수도 있다. 아울러, 본 실시예에서 저농도 불순물이라 함은 일반적인 접합 영역의 저농도 불순물 영역의 농도 수준을 의 미하고, 고농도 불순물이라 함은 일반적인 접합 영역의 고농도 불순물 영역의 농도 수준을 의미할 수 있다.
이와 같이, 불순물 농도가 상이한 제 1 및 제 2 게이트(225,235)를 별도의 마스크 패턴 없이 스페이서 식각 방식으로 형성할 수 있으므로, 리소그라피 공정을 크게 줄일 수 있다. 이에 따라, 공정 단계를 대폭 감소시킬 수 있다.
도 10 및 도 11을 참조하여, 이중 일함수 게이트를 갖는 p모스 트랜지스터의 제조방법에 대해 구체적으로 설명한다.
먼저, 도 10을 참조하면, n웰(305)을 갖는 반도체 기판(300) 혹은 n형의 불순물 타입을 갖는 반도체 기판(도시되지 않음) 상부에 희생 패턴(310)을 형성한다. 희생 패턴(310)이 형성된 반도체 기판(300) 상부에 게이트 절연막(315)을 형성한다. 게이트 절연막(315) 및 희생 패턴(310) 상부에 제 1 게이트 도전층(도시되지 않음)을 증착한다. 제 1 게이트 도전층은 예컨대 고농도 p형 불순물이 포함되어 있는 폴리실리콘층(혹은 아몰퍼스 실리콘층)으로서, 상기 제 1 게이트 도전층의 두께는 예정된 채널 길이의 1/2에 해당할 수 있다. 다음, 상기 희생 패턴(310) 표면이 노출되도록 제 1 게이트 도전층을 비등방성 식각하여, 희생 패턴(310)의 측벽에 스페이서 형태의 제 1 게이트(325)를 형성한다. 제 1 게이트(325)가 형성된 반도체 기판(300) 결과물 상부에 제 2 게이트 도전층(330)을 증착한다. 제 2 게이트 도전층(330)은 저농도 p형 불순물이 포함되어 있는 폴리실리콘층(혹은 아몰퍼스 실리콘층)으로서, 제 2 게이트 도전층(330)의 두께는 상기 제 1 게이트 도전층의 두께와 동일할 수 있다. 이때, 제 1 게이트(325)를 형성하는 단계와, 제 2 게이트 도전층(330)을 증착하는 단계 사이에, 상기 제 1 게이트(325)의 노출된 표면에서 박막의 자연 산화막(327)이 발생될 수 있다. 이때, 자연 산화막(327)은 제 1 게이트(325)와 이후 형성될 제 2 게이트간을 보다 스플릿시켜, 보다 큰 수평 전계를 유발할 수 있다.
도 11을 참조하면, 제 2 게이트 도전층(330)을 상기 희생 패턴(310) 상면이 노출되도록 비등방성 식각하여, 상기 제 1 게이트(325)의 측벽에 스페이서 형태의 제 2 게이트(335)를 형성한다. 이에 따라, 반도체 기판(300)상에 이중 일함수를 갖는 게이트(340)가 완성된다. 그 후에, 희생 패턴(210)을 선택적으로 제거한다음, 게이트(240) 측벽에 공지의 방식으로 절연 스페이서(345)를 형성한다. 다음, 노출된 n웰 영역(305)에 고농도 p형의 불순물 이온을 주입하여, 상기 게이트(340) 외곽에 소스 영역(350a)을 형성하고, 게이트(340)로 둘러싸여진 영역에 드레인 영역(350b)를 형성한다.
본 실시예에서는 제 1 게이트(325)를 고농도 p형 불순물을 갖는 폴리실리콘막으로, 제 2 게이트(335)를 저농도 p형 불순물을 갖는 폴리실리콘막으로 형성하였지만, 상기 제 2 게이트(335)를 고농도 n형 불순물을 갖는 폴리실리콘막으로 형성하여 상기 제 1 게이트(235)와 농도차를 발생시킬 수도 있을 것이다.
p모스 트랜지스터 역시 다수번의 리소그라피 공정을 이용하지 않고 희생 패턴을 한정하는 공정만으로 이중 일함수를 갖는 게이트를 형성할 수 있다.
본 발명에서, n모스 트랜지스터의 소스 영역은 이중 일함수를 갖는 게이트로 둘러싸인 영역에 형성되고 드레인 영역은 상기 이중 일함수를 갖는 게이트 외곽에 형성되었으며, p모스 트랜지스터의 소스 영역은 이중 일함수를 갖는 게이트 외곽에 형성되고 드레인 영역은 이중 일함수를 갖는 게이트로 둘러싸여진 영역에 형성되었지만, 여기에 국한되지 않고, 변경될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1은 일반적인 이중 일함수 게이트 모스 트랜지스터를 보여주는 단면도,
도 2는 본 발명의 일 실시예에 이중 일함수 게이트 모스 트랜지스터의 평면도,
도 3은 도 2의 Ⅲ-Ⅲ'선을 따라 절단하여 나타낸 이중 일함수 게이트 모스 트랜지스터의 단면도,
도 4 및 도 5는 본 발명의 다른 실시예에 따른 이중 일함수 게이트 모스 트랜지스터의 단면도,
도 6 내지 도 9는 본 발명의 실시예에 따른 이중 일함수 게이트 n모스 트랜지스터의 제조방법을 설명하기 위한 각 공정별 단면도, 및
도 10 및 도 11은 본 발명의 다른 실시예에 따른 이중 일함수 게이트 p모스 트랜지스터의 제조방법을 설명하기 위한 각 공정별 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 이중 일함수 게이트 모스 트랜지스터
101, 200, 300 : 반도체 기판 125,225,325 : 제 1 게이트
127, 227, 327 : 자연 산화막 135,235,335 : 제 2 게이트
150a,250a,350a : 소스 영역 150b,250b,350b : 드레인 영역
Claims (13)
- 삭제
- 삭제
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- 삭제
- 삭제
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- 반도체 기판 상에 희생 패턴을 형성하는 단계;상기 희생 패턴 측벽에 스페이서 방식으로 제 1 게이트를 형성하는 단계;상기 제 1 게이트 측벽에 스페이서 방식으로 제 2 게이트를 형성하는 단계;상기 희생 패턴을 제거하는 단계; 및상기 반도체 기판에 불순물을 주입하여, 상기 제 1 게이트의 일측에 소스 영역을 형성하고, 상기 제 2 게이트 타측에 드레인 영역을 형성하는 단계를 포함하며,상기 제 1 및 제 2 게이트의 증착 두께에 의해 제 1 및 제 2 게이트의 선폭이 결정되는 모스 트랜지스터의 제조방법.
- 제 9 항에 있어서,상기 제 1 게이트를 형성하는 단계는,상기 희생 패턴이 형성된 반도체 기판 상부에 제 1 게이트 도전층을 형성하는 단계; 및상기 제 1 게이트 도전층을 상기 희생 패턴 상면이 노출되도록 비등방성 식각하는 단계를 포함하는 모스 트랜지스터의 제조방법.
- 제 9 항 또는 제 10 항에 있어서,상기 제 2 게이트를 형성하는 단계는,상기 제 1 게이트 및 상기 희생 패턴이 형성된 상기 반도체 기판 상부에 제 2 게이트 도전층을 형성하는 단계; 및상기 제 2 게이트 도전층을 상기 희생 패턴 상면이 노출되도록 비등방성 식각하는 단계를 포함하는 모스 트랜지스터의 제조방법.
- 제 11 항에 있어서,상기 제 1 게이트 도전층은 상기 제 2 게이트 도전층보다 불순물 농도가 낮은 물질인 모스 트랜지스터의 제조방법.
- 제 9 항에 있어서,상기 희생 패턴을 제거하는 단계와, 상기 소스 및 드레인 영역을 형성하는 단계 사이에, 상기 제 1 및 제 2 게이트 측벽에 절연 스페이서를 형성하는 단계를 더 포함하는 모스 트랜지스터의 제조방법.
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| WO2019139598A1 (en) * | 2018-01-11 | 2019-07-18 | Intel Corporation | Ferroelectric neurons and synapses with dual gate ferroelectric transistors |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980070155A (ko) * | 1997-01-30 | 1998-10-26 | 사와무라시꼬 | Ｍｏｓｆｅｔ 및 그의 제조 방법 |
| KR20030000747A (ko) * | 2001-06-27 | 2003-01-06 | 상록코리아 (주) | 극소 채널 메모리 소자 및 그의 구동 방법 |
| JP2004303911A (ja) | 2003-03-31 | 2004-10-28 | Nec Corp | Ｍｉｓｆｅｔ |
| KR100745030B1 (ko) | 2006-01-27 | 2007-08-01 | 충북대학교 산학협력단 | 플래시 메모리 소자, 이의 제조 방법 및 이의 구동 방법 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980070155A (ko) * | 1997-01-30 | 1998-10-26 | 사와무라시꼬 | Ｍｏｓｆｅｔ 및 그의 제조 방법 |
| KR20030000747A (ko) * | 2001-06-27 | 2003-01-06 | 상록코리아 (주) | 극소 채널 메모리 소자 및 그의 구동 방법 |
| JP2004303911A (ja) | 2003-03-31 | 2004-10-28 | Nec Corp | Ｍｉｓｆｅｔ |
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