JP2004303911A - Ｍｉｓｆｅｔ - Google Patents
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Abstract
【課題】ＳＯＩ ＭＩＳＦＥＴのボディ電圧を制御して大きなオン電流と小さなオフ電流を両立させる方式を提供する。
【解決手段】ゲート電極に仕事関数の異なる２種の金属または半導体の部分を形成し、前記２種の金属または半導体がゲート絶縁膜を介して半導体基板中の一つのチャネル領域と接し、さらに２種の金属または半導体が電気的に接続し、ＳＯＩ ＭＩＳＦＥＴのボディ電圧をゲート電圧で制御することによって高いオン電流と低いオフ電流を両立できる。さらにゲート電極とボディを、絶縁膜を介して接触させることによって、ゲートからボディを介してソース・ドレインに流れる電流が抑制できるので、０．６Ｖ以上の高い電源電圧でも使用できる。
【選択図】 図１
【解決手段】ゲート電極に仕事関数の異なる２種の金属または半導体の部分を形成し、前記２種の金属または半導体がゲート絶縁膜を介して半導体基板中の一つのチャネル領域と接し、さらに２種の金属または半導体が電気的に接続し、ＳＯＩ ＭＩＳＦＥＴのボディ電圧をゲート電圧で制御することによって高いオン電流と低いオフ電流を両立できる。さらにゲート電極とボディを、絶縁膜を介して接触させることによって、ゲートからボディを介してソース・ドレインに流れる電流が抑制できるので、０．６Ｖ以上の高い電源電圧でも使用できる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明はＭＩＳＦＥＴに関する。
【０００２】
【従来の技術】
従来のＭＩＳＦＥＴではゲート電極は図１３に示すようにｎ＋またはｐ＋の１つの極性のみ、もしくは１種類の金属で構成されていた。また、図１４のようにｎ＋電極とｐ＋電極を持つものもあったが、ｎ＋電極とｐ＋電極の間の接続はｐ−ｎ接合になっていたため、両者の電圧は等しくなかった（特許文献１）。
【０００３】
図１５は従来のＭＩＳＦＥＴの動作を説明するための図である。図はｎ型のＳＯＩ ＭＩＳＦＥＴの場合を示している。基板端子が接続されていないバルクＭＩＳＦＥＴやＳＯＩ ＭＩＳＦＥＴでは基板またはボディ５３の電圧が動的に変化し、これによってオン電流が動的に変化するヒストリー効果が起こる。このボディ電圧はチャネル部５１でのインパクトイオン化による電流Ｉｉやボディ５３とソース３・ドレイン４の間のｐ−ｎ接合を流れる電流ＩＢＳ，ＩＢＤのつりあいで決定される。
【０００４】
ボディ電圧の動的な変化が起こると回路設計が困難になるために、従来はボディ電圧の変化を抑制するような素子構造が使用されていた。例えば、ボディ部から電極を引き出して外部から電圧を加えてボディ電圧を安定させる方式が使用されていた（特許文献２）。また、ボディ部とソース・ドレイン部との間のｐ−ｎ接合を流れる電流ＩＢＳ，ＩＢＤを増加させることで、等価的なボディ部とソース・ドレイン部との間の抵抗値を小さくすることでボディ電圧を安定させる方式も使用されていた（特許文献３、４）。この場合、リーク電流を増加させるためにイオン注入によってｐ−ｎ接合に欠陥を生成する方式が使用されていた。
【０００５】
また、ボディ部から電極を引き出してゲート電極と接続し、ゲート電極に連動させてボディ電圧を変化させる方式（Ｄｙｎａｍｉｃ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ， ＤＴＭＯＳ）も使用されていた。この場合、ゲート電極とボディとの接続は直接に低抵抗の金属で接続する方法と、スイッチを間に挟んでタイミングにより導通状態を変化させる方法が使用されていた（特許文献５）。
【０００６】
【特許文献１】
特開２００２−１６８３４０号公報
【特許文献２】
特開平１０−２４２４７７号公報
【特許文献３】
特開平０９−１３９４３４号公報
【特許文献４】
特開平１１−０４０８１１号公報
【特許文献５】
特開平０９−０４５８８３号公報
【０００７】
【発明が解決しようとする課題】
従来のゲート電極がｎ＋のみ、ｐ＋のみ、もしくは１種の金属の場合にはゲート電極の電圧で基板もしくはボディの電圧を制御することはできなかった。このためオン電流を動的に変化させることは出来ず、高いオン電流と低いオフ電流を両立させることは出来なかった。
【０００８】
ボディ電圧の変化を抑制するとオン電流の動的な変化も抑制されるが、この状態ではＳＯＩ ＭＩＳＦＥＴのオン電流とオフ電流はバルクＭＩＳＦＥＴと同じとなり、オン電流での長所が失われる。
【０００９】
また、ゲート電極に連動させてボディ電圧を変化させる方式では、ゲート電極とボディを直接に接続するとボディとソース・ドレイン間でｐ−ｎ接合の順方向電流が大きくなるため、ゲート電圧を０．６Ｖ程度までしか上げられないという問題があった。また、スイッチ挟んで導通状態を変化させる方式ではスイッチの制御のための回路が必要になるという問題があった。また、ゲート電極にｎ＋電極とｐ＋電極を両方持たせた場合でもｎ＋電極とｐ＋電極の間の接続がｐ−ｎ接合のため、両者の電圧は等しくなかった。このためにゲート電極の電圧で基板もしくはボディの電圧を制御することはできなかった。
【００１０】
本発明の目的はＳＯＩ ＭＩＳＦＥＴのボディ電圧を制御して大きなオン電流と小さなオフ電流を両立させる方式を提供することにある。
【００１１】
【課題を解決するための手段】
上記問題を解決するために本発明のＭＩＳＦＥＴは、ゲート電極に仕事関数の異なる２種の金属または半導体の部分を形成し、前記２種の金属または半導体がゲート絶縁膜を介して半導体基板中の一つのチャネル領域と接し、さらに２種の金属または半導体が電気的に接続されていることを特徴とする。
【００１２】
また、本発明のＭＩＳＦＥＴはゲート電極にソース・ドレイン領域と同極性の半導体の部分と逆極性の半導体の部分を形成し、前記同極性の部分と逆極性の部分がゲート絶縁膜を介して半導体基板中の一つのチャネル領域と接し、さらに前記同極性の部分と逆極性の部分が電気的に接続されていることを特徴とする。
【００１３】
さらに、本発明のＭＩＳＦＥＴは基板がＳＯＩ構造であることを特徴とする。
【００１４】
また、本発明のＭＩＳＦＥＴは金属または半導体で構成される１つ以上のゲート電極が絶縁膜を介して半導体基板中の１つ以上のチャネル領域とそれぞれ接しており、前記ゲート電極と仕事関数の異なる金属または半導体で構成される電極が絶縁膜を介して半導体基板中のチャネルと同極性の領域と接しており、前記チャネルと前記チャネルと同極性の領域が電気的に接続されており、前記ゲート電極と前記仕事関数の異なる電極が電気的に接続されていることを特徴とする。
【００１５】
また、本発明のＭＩＳＦＥＴは半導体で構成される１つ以上のゲート電極が絶縁膜を介して半導体基板中の１つ以上のチャネル領域とそれぞれ接しており、前記ゲート電極と逆極性の半導体で構成される電極が絶縁膜を介して半導体基板中のチャネルと同極性の領域と接しており、前記チャネルと前記チャネルと同極性の領域が電気的に接続されており、前記ゲート電極と前記逆極性の電極が電気的に接続されていることを特徴とする。
【００１６】
また、本発明のＭＩＳＦＥＴは、ＳＯＩ基板上に分離部の底面がＳＯＩ基板の埋め込み酸化膜に達する深い素子分離と達しない浅い素子分離を形成し、前記チャネルと前記チャネルと同極性の領域の間は浅い素子分離とし、それ以外には深い素子分離を使用することを特徴とする。
【００１７】
また、本発明のＭＩＳＦＥＴは金属または半導体で構成された１つ以上のゲート電極がゲート絶縁膜を介して半導体基板中の１つ以上のチャネル領域とそれぞれ接し、さらに前記複数の金属または半導体と仕事関数の等しい金属または半導体がゲート絶縁膜を介して半導体基板中の前記複数のチャネルと逆極性の領域と接し、さらに前記複数のチャネル領域と前記逆極性の領域が電気的に接続されており、前記複数のゲート電極と前記仕事関数の等しい金属または半導体が電気的に接続されていることを特徴とする。
【００１８】
また、本発明のＭＩＳＦＥＴは半導体で構成された１つ以上のゲート電極がゲート絶縁膜を介して半導体基板中の１つ以上のチャネル領域とそれぞれ接し、さらに前記複数のゲート電極と同じ極性の半導体がゲート絶縁膜を介して半導体基板中の前記複数のチャネルと逆極性の領域と接し、さらに前記複数のチャネル領域と前記逆極性の領域が電気的に接続されており、前記複数のゲート電極と前記同じ極性の半導体が電気的に接続されていることを特徴とする。
【００１９】
【作用】
本発明では、ボディ電圧をゲート電圧に連動させて変化させることで、ゲート電圧が高い時にはボディ電圧が高くなってしきい値が下がり、大きなオン電流が得られ、ゲート電圧が低い時には逆に小さなオフ電流が得られる。さらにゲート電極とボディとは絶縁膜で接しているので、その間には絶縁膜のリーク分の電流しか流れないため、ゲート電圧を０．６Ｖ以上に上げることができる。さらに、ゲート電極とボディの間には能動的なスイッチは無いので制御回路の必要がない。
【００２０】
【発明の実施の形態】
本発明の第１の実施の形態を図１に示す。図１はｎ型の ＭＩＳＦＥＴの例である。図のようにゲート電極にｎ＋領域１とｐ＋領域２を形成する。さらに、この２つの領域を抵抗性接触の金属配線８で接続する。これによりｎ＋領域１とｐ＋領域２の電圧は常に等しくなる。基板中のｐウェル領域７には外部から電圧を加えるための端子は設けない。また、ｎ＋ソース領域３とｎ＋ドレイン領域４を含むＭＩＳＦＥＴの素子領域は素子分離用絶縁膜５によって他のＭＩＳＦＥＴと分離されている。ここで正のゲート電圧を印加すると、ｎ＋ゲート電極１下のｐウェル領域７には反転層が形成されるが、ｐ＋ゲート電極２下には形成されない。このため、ｐ＋ゲート電極２とｐウェル領域７はゲート絶縁膜６を介してリーク電流が流れる。このリーク電流によりｐウェル領域７の電圧はｐ＋ゲート電極２に追従して変化し、ＭＩＳＦＥＴのしきい値電圧はゲート電圧が高い時には低く、低い時には高くなる。この結果ＭＩＳＦＥＴはオフ時にはしきい値が高いためにリーク電流が小さく、オン時にはしきい値が低い値ために大きなオン電流が得られる。
【００２１】
【実施例】
図１の実施の形態において、実際の構造は例えば図２のようになる。図２は本発明の第１の実施例を示す図で、シリコン基板上のｐウェル７に形成されたｎ型のバルク ＭＩＳＦＥＴの例である。バルクＭＩＳＦＥＴの場合、シリコン基板中には不純物の導入により導電型を変化させたｎウェルまたはｐウェルの領域があり、ｎ型のバルク ＭＩＳＦＥＴはｐウェル内、ｐ型のバルク ＭＩＳＦＥＴはｎウェル内に形成されるものとする。以降の実施例において本発明はｐ型のＭＩＳＦＥＴでも可能で、この場合は、ＭＩＳＦＥＴはｎウェルに形成される。また、本発明の半導体材料はシリコンに限らず、ゲルマニウム、炭素、ガリウム砒素、ガリウム燐、インジウム砒素、インジウム燐もしくはこれらの混晶でも良い。また、ゲート電極の材料はポリシリコンなどの多結晶のほかに単結晶やアモルファスも使用することができる。
【００２２】
図でゲート電極には仕事関数が小さく、ｎ型シリコンの仕事関数に近い金属の領域１１と仕事関数が大きく、ｐ型シリコンの仕事関数に近い金属の領域１２がある。両方の金属は抵抗性の接触で電気的に接続されている。これにより両者の電圧は常に等しくなる。ここでｐ型シリコンに近い金属としては例えばニッケル・コバルト、モリブデンなどを使用し、ｎ型シリコンに近い金属には例えばチタン、タンタルなどを使用する。また、ゲート絶縁膜６の膜厚は絶縁膜を流れるリーク電流がウェルとソース・ドレイン部を流れるリーク電流よりも大きくなるような膜厚が良く、例えば３ｎｍ以下とする。さらにｐウェル７は全体をｎウェル９で囲むことで抵抗性の接触により電気的に外部と接続することは行なわないものとする。
【００２３】
図３は本発明の第２の実施例を示す図で、ｎ型のバルクＭＩＳＦＥＴの例である。ゲート電極にはｎ＋ポリシリコン部分２１とｐ＋ポリシリコン部分２２を形成し、抵抗性接触の金属配線８で両者を電気的に接続する。これにより両者の電圧は常に等しくなる。ＭＩＳＦＥＴが形成されるｐウェル７は全体がｎウェル９で囲まれており、外部から電圧を加えるための抵抗性接触の端子はない。ゲート絶縁膜６の膜厚は絶縁膜を流れるリーク電流がウェルとソース・ドレイン部を流れるリーク電流よりも大きくなるような膜厚が良く、例えば３ｎｍ以下とする。
【００２４】
図４は本発明の第３の実施例を示す図で、ｎ型のバルク ＭＩＳＦＥＴの例である。ゲート電極にはｎ＋ポリシリコン部分２１とｐ＋ポリシリコン部分２２を形成する。さらにシリサイド化反応によりポリシリコン電極２１と２２の上部を金属シリサイド３１とする。この時のシリサイド化用の金属としては例えばチタン、タングステン、コバルト、ニッケルを使用する。シリサイド化によりゲート電極の上部３１と下部のｎ＋ポリシリコン２１およびｐ＋ポリシリコン２２が抵抗性の接触となるので、ｎ＋ポリシリコン２１およびｐ＋ポリシリコン２２の電圧は常に等しくなる。ゲート絶縁膜６の膜厚は絶縁膜を流れるリーク電流がウェルとソース・ドレイン部を流れるリーク電流よりも大きくなるような膜厚が良く、例えば３ｎｍ以下とする。
【００２５】
図５は本発明の第４の実施例を示す図で、ｎ型のＳＯＩ ＭＩＳＦＥＴの例である。図ではｐボディ部４１が図２〜４におけるｐウェルの働きをする。ｐボディ４１は埋め込み絶縁膜４２および素子分離用絶縁膜５によって他のＭＩＳＦＥＴのボディ部および支持基板４３と絶縁されている。ゲート電極の構造はバルクの場合と同じである。図ではゲート電極にはｎ＋ポリシリコン部２１とｐ＋ポリシリコン部２２を形成しているが、仕事関数の異なる２種の金属もしくは金属と半導体を使用することもできる。ゲート絶縁膜６の膜厚は絶縁膜を流れるリーク電流がボディとソース・ドレイン部を流れるリーク電流よりも大きくなるような膜厚が良く、例えば３ｎｍ以下とする。
【００２６】
図６は図２〜４の動作を説明するための図で、左図のＢ−Ｂ’とＣ−Ｃ’の部分の断面を右図に示している。図ではＳＯＩ ＭＩＳＦＥＴでゲート電極がｎ＋ポリシリコン２１とｐ＋ポリシリコン２２の例を示しているがバルクＭＩＳＦＥＴでも動作は同じである。以下でオフ時とはソースとゲートが０Ｖでドレインを電源電圧とした状態、オン時とはソースが０Ｖでドレインとゲートを電源電圧とした状態である。
【００２７】
オン時はｎ＋ポリシリコン２１の領域ではＢ−Ｂ’の断面のように大きな空乏領域５２とチャネル５１が形成される。ｐ＋ポリシリコン２２の領域ではＣ−Ｃ’の断面のように空乏領域５２は小さく、チャネルは形成されない。Ｂ−Ｂ’ではボディにはチャネル５１でのインパクトイオン化により発生した電流Ｉｉが流れ込み、Ｃ−Ｃ’ではゲート絶縁膜を介したリーク電流ＩＧＢが流れ込む。さらにボディとソース・ドレインの間にはｐ−ｎ接合が形成されているので、この部分を流れる電流ＩＢＳ（ボディ−ソース間）、ＩＢＤ（ボディ−ドレイン間）が存在する。これら４つの電流のつりあいによりボディの電圧が決定される。オフ時にはインバクトイオン化が起こらないのでＩｉがなくなる。
【００２８】
従来のＭＩＳＦＥＴはＣ−Ｃ’部分がないためにオフ時ではＩＢＳとＩＢＤ、ゲート電圧をしきい値以上ではＩＢＳ、ＩＢＤ、Ｉｉで決定されていた。このためオフ時ではボディ電圧に対するドレイン電圧の寄与、つまりＩＢＤの影響が大きくなって、ＭＩＳＦＥＴのオフ時のボディ電圧が上がりしきい値の低下によってオフ電流が増大していた。これに対して本発明では、オフ時はＩＢＳ、ＩＢＤ、ＩＧＢでボディ電圧が決まる。よってゲート絶縁膜６を十分薄くしてＩＧＢを大きくするとボディ電圧に対するゲート電圧の寄与を大きくできるのでオフ時のボディ電圧が下がり、しきい値の上昇によってオフ電流を減少させることができる。
【００２９】
逆にオン時には従来はＩＢＳ、ＩＢＤ、Ｉｉでボディ電圧が決定されていたものが、本発明ではＩＢＳ、ＩＢＤ、Ｉｉ、ＩＧＢで決定されるので、ＩＧＢの分だけボディ電圧を高めることができる。これによりしきい値が下がってオン電流が増加する。さらに、ＩＧＢはゲート絶縁膜６を介して流れる電流であるから、ゲート電極からボディを介してソース・ドレインに流れる電流はゲート電極とボディを直接に抵抗性の材料で接続する従来の方式に比べると小さい。このため、０．６Ｖ以上の高い電源電圧を印加してもこの電流は十分小さいので、ＭＩＳＦＥＴ全体としてのリーク電流を抑制できる。
【００３０】
図７（ａ）は本発明のＳＯＩ ＭＩＳＦＥＴのボディ電圧の測定値、図７（ｂ）は従来のＳＯＩ ＭＩＳＦＥＴのボディ電圧の測定値である。測定した試料はいずれもゲート長０．１８μｍのｎＭＯＳで、ゲート絶縁膜はいずれもシリコン酸化膜で、膜厚は本発明の試料が１．９ｎｍ、従来の試料が２．６ｎｍである。図にはゲート電圧一定でドレイン電圧を変化させたときのドレイン電流を実線で、ボディ電圧を点線で示している。本発明の試料ではボディ電圧はほぼゲート電圧で決定され、ドレイン電圧依存性は小さい。これに対して従来の試料ではゲート電圧依存性は小さく、ボディ電圧はほぼドレイン電圧で決定される。また、本発明の試料ではボディ電圧はゲートやドレインの電圧を０．６Ｖ以上としても０．６Ｖ程度までしか上がらない。
【００３１】
図８は本発明と従来のＳＯＩ ＭＩＳＦＥＴのオン電流とオフ電流を比較した図である。図はゲート長０．１８μｍ、ゲート絶縁膜厚１．９ｎｍのｎＭＯＳの例である。図で▲は本発明、□は従来のＳＯＩ ＭＩＳＦＥＴ、●は従来のＳＯＩ ＭＩＳＦＥＴでボディ電圧を外部から制御した場合である。図のように従来のＳＯＩ ＭＩＳＦＥＴのオン電流とオフ電流はボディ電圧を外部から制御して０．５Ｖとした場合とほぼ同じであるのに対して、本発明ではオン電流は従来のＳＯＩ ＭＩＳＦＥＴとほぼ同じで、オフ電流が２桁小さい。つまり本発明は従来のＳＯＩ ＭＩＳＦＥＴよりも高いオンオフ比が得られている。
【００３２】
図９は本発明の第５の実施例を示す図で、ｎ型のバルク ＭＩＳＦＥＴの例である。図のようにシリコン基板中にｎウェル８３で囲まれたｐウェル８２を形成し、その中に複数のＭＩＳＦＥＴを形成する。さらに、ｐウェル領域８２中に素子領域とは別にｐ型の活性領域８４を形成する。各ＭＩＳＦＥＴのゲート電極１はｎ型ポリシリコンもしくはｎ型ポリシリコンに仕事関数が近い金属、例えばチタン、タンタルなどを用い、ｐ型の活性領域の上にはゲート絶縁膜を介してｐ型ポリシリコンもしくはｐ型ポリシリコンに仕事関数が近い金属、ニッケル・コバルト、モリブデンなどの電極８１を形成する。さらに、各ＭＩＳＦＥＴのゲート電極１とｐ型の活性領域の上の電極８１を抵抗性接触の金属で接続する。この時、各ＭＩＳＦＥＴのウェル領域８５とｐ型の活性領域８４は同じｐウェル８２に形成されているので、電気的に接続されており、同じ電圧となる。また、ゲート絶縁膜６の膜厚は絶縁膜を流れるリーク電流がウェルとソース・ドレイン部を流れるリーク電流よりも大きくなるような膜厚が良く、例えば３ｎｍ以下とする。このため、各ＭＩＳＦＥＴの断面は図６のＢ−Ｂ’のようになり、ｐ型の活性領域の断面は図６のＣ−Ｃ’のようになる。この結果、ｐウェル８２全体の電圧はゲート電極１によって変化するので図８のような高いオンオフ比が得られる。
【００３３】
図１０は本発明の第６の実施例を示す図で、ｎ型のＳＯＩ ＭＩＳＦＥＴの例である。図のようにＳＯＩ基板中に分離の底が埋め込み酸化膜４２まで達する深い素子分離９２と達しない浅い素子分離９１を形成する。ＭＩＳＦＥＴのゲート電極はｎ型ポリシリコン２１とする。ＳＯＩシリコン基板中にＭＩＳＦＥＴとＭＩＳＦＥＴのボディと同極性のｐ型の活性領域９４を形成する。ここでＭＩＳＦＥＴのボディ領域９３とｐ型の活性領域９４の間の素子分離には浅い素子分離９１を使用し、その他の分離には深い素子分離９２を使用する。これによりＭＩＳＦＥＴのボディ領域９３とｐ型の活性領域９４は電気的に接続されており、同じ電圧となる。さらにｐ型の活性領域９４の上にはゲート絶縁膜６を介してｐ型ポリシリコン電極８１を形成する。ＭＩＳＦＥＴのｎ型ポリシリコン電極２１とｐ型ポリシリコン電極８１は抵抗性接触の金属８で接続する。また、ゲート絶縁膜６の膜厚は絶縁膜を流れるリーク電流がボディ９３とソース３・ドレイン４を流れるリーク電流よりも大きくなるような膜厚が良く、例えば３ｎｍ以下とする。これによりＭＩＳＦＥＴのボディ電圧はゲート電極によって変化するので図８のような高いオンオフ比が得られる。
【００３４】
図１１は本発明の第７の実施例を示す図で、ｎ型のバルク ＭＩＳＦＥＴの例である。図のようにシリコン基板中にｎウェル８３で囲まれたｐウェル８２を形成し、その中に複数のＭＩＳＦＥＴを形成する。さらに、ｎウェル領域８３はｐウェル１０３で囲まれる。ｎウェル領域８３にはｎ型の活性領域１０２を形成する。図ではｐウェル８２を囲むｎウェルとｐウェル１０３で囲まれるｎウェル領域は同一であるが、両者は必ずしも同じである必要はなく、別々のｎウェルを使用することも出来る。各ＭＩＳＦＥＴのゲート電極１はｎ型ポリシリコンもしくはｎ型ポリシリコンに仕事関数が近い金属、例えばチタン、タンタルなどを用い、ｎ型の活性領域１０２の上にはゲート絶縁膜６を介してｎ型ポリシリコンもしくはｎ型ポリシリコンに仕事関数が近い金属、ニッケル・コバルト、モリブデンなどの電極１０１を形成する。さらに、各ＭＩＳＦＥＴのゲート電極１とｎ型の活性領域の上の電極１０１は直接に接触させるか、もしくは抵抗性接触の金属８で接続する。さらに、ｐウェル領域８にｐ＋コンタクト領域１０４を形成し、ｎ型の活性領域１０２を含むｎウェル領域にｎ＋のコンタクト領域１０５を形成する。ｐ＋コンタクト領域１０４とｎ＋コンタクト領域１０５は抵抗性接触の金属で接続する。これにより各ＭＩＳＦＥＴのウェル領域１０６とｎ型の活性領域１０２は電気的に接続されており、同じ電圧となる。また、ゲート絶縁膜６の膜厚は絶縁膜を流れるリーク電流がウェル１０６とソース３・ドレイン４を流れるリーク電流よりも大きくなるような膜厚が良く、例えば３ｎｍ以下とする。これによりＭＩＳＦＥＴのウェル電圧はゲート電極によって変化するので図８のような高いオンオフ比が得られる。
【００３５】
図１２は本発明の第８の実施例を示す図で、ｎ型のＳＯＩ ＭＩＳＦＥＴの例である。ＭＩＳＦＥＴのゲート電極はｎ型ポリシリコン２１とする。ＳＯＩシリコン基板中にＭＩＳＦＥＴとＭＩＳＦＥＴのボディ４１と逆極性のｎ型の活性領域１１２を形成する。ＭＩＳＦＥＴのボディ４１と浅い素子分離９１の下部を介して電気的につながるｐ＋コンタクト領域１０４とｎ型の活性領域１１２と浅い素子分離９１の下部を介して電気的につながるｎ＋コンタクト領域１０５を形成する。ｐ＋コンタクト領域１０４とｎ＋コンタクト領域１０５は抵抗性接触の金属で接続する。これにより各ＭＩＳＦＥＴのボディ領域４１とｎ型の活性領域１１２は電気的に接続されており、同じ電圧となる。さらにｎ型の活性領域１１２の上にはゲート絶縁膜６を介してｎ型ポリシリコン電極１０１を形成し、この電極をＭＩＳＦＥＴのｎ型ポリシリコン電極２１と接続する。両者は同極性であるから同じ電圧となる。ゲート絶縁膜６の膜厚は絶縁膜を流れるリーク電流がボディとソース・ドレイン部を流れるリーク電流よりも大きくなるような膜厚が良く、例えば３ｎｍ以下とする。これによりＭＩＳＦＥＴのボディ電圧はゲート電極によって変化するので図８のような高いオンオフ比が得られる。
【００３６】
【発明の効果】
以上のように本発明によればＳＯＩ ＭＩＳＦＥＴのボディ電圧をゲート電圧で制御することによって高いオン電流と低いオフ電流を両立できる。さらにゲート電極とボディを、絶縁膜を介して接触させることによって、ゲートからボディを介してソース・ドレインに流れる電流が抑制できるので、０．６Ｖ以上の高い電源電圧でも使用できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す図である。
【図２】本発明の第１実施例を示す図である。
【図３】本発明の第２実施例を示す図である。
【図４】本発明の第３実施例を示す図である。
【図５】本発明の第４実施例を示す図である。
【図６】本発明の動作を説明するための図である。
【図７】本発明と従来のＭＩＳＦＥＴのボディ電圧の測定結果である。
【図８】本発明の従来のＭＩＳＦＥＴのオン電流とオフ電流の測定値である。
【図９】本発明の第５の実施例を示す図である。
【図１０】本発明の第６の実施例を示す図である。
【図１１】本発明の第７の実施例を示す図である。
【図１２】本発明の第８の実施例を示す図である。
【図１３】従来のＭＩＳＦＥＴの１例を示す図である。
【図１４】従来のＭＩＳＦＥＴの他の例を示す図である。
【図１５】従来のＭＩＳＦＥＴの動作を説明する図である。
【符号の説明】
１：ｎ＋ゲート電極
２：ｐ＋ゲート電極
３：ｎ＋ソース領域
４：ｎ＋ドレイン領域
５：素子分離用絶縁膜
６：ゲート絶縁膜
７：ｐウェル領域
８：金属配線
９：ｎウェル領域
１１：ｎ型シリコンの仕事関数に近い金属の領域
１２：ｐ型シリコンの仕事関数に近い金属の領域
２１：ｎ＋ポリシリコン
２２：ｐ＋ポリシリコン
３１：シリサイド部
４１：ｐボディ
４２：埋め込み絶縁膜
４３：支持基板
５１：チャネル
５２：空乏領域
５３：ボディ
５４：ボディ−ソース電流
５５：ボディ−ドレイン電流
５６：インパクトイオン化電流
５７：ゲート−ボディ電流
８１：ｐ型ポリシリコンもしくはｐ型ポリシリコンに仕事関数が近い金属電極
８２：ｐウェル
８３：ｎウェル
８４：ｐ型の活性領域
８５：ＭＩＳＦＥＴのウェル領域
９１：浅い素子分離
９２：深い素子分離
９３：ＭＩＳＦＥＴのボディ領域
９４：ｐ型の活性領域
１０１：ｎ型ポリシリコンもしくはｎ型ポリシリコンに仕事関数が近い金属電極
１０２：ｎ型の活性領域
１０３：ｐウェル
１０４：ｐ＋コンタクト領域
１０５：ｎ＋コンタクト領域
１０６：ＭＩＳＦＥＴのウェル領域
１１２：ｎ型の活性領域
【発明の属する技術分野】
本発明はＭＩＳＦＥＴに関する。
【０００２】
【従来の技術】
従来のＭＩＳＦＥＴではゲート電極は図１３に示すようにｎ＋またはｐ＋の１つの極性のみ、もしくは１種類の金属で構成されていた。また、図１４のようにｎ＋電極とｐ＋電極を持つものもあったが、ｎ＋電極とｐ＋電極の間の接続はｐ−ｎ接合になっていたため、両者の電圧は等しくなかった（特許文献１）。
【０００３】
図１５は従来のＭＩＳＦＥＴの動作を説明するための図である。図はｎ型のＳＯＩ ＭＩＳＦＥＴの場合を示している。基板端子が接続されていないバルクＭＩＳＦＥＴやＳＯＩ ＭＩＳＦＥＴでは基板またはボディ５３の電圧が動的に変化し、これによってオン電流が動的に変化するヒストリー効果が起こる。このボディ電圧はチャネル部５１でのインパクトイオン化による電流Ｉｉやボディ５３とソース３・ドレイン４の間のｐ−ｎ接合を流れる電流ＩＢＳ，ＩＢＤのつりあいで決定される。
【０００４】
ボディ電圧の動的な変化が起こると回路設計が困難になるために、従来はボディ電圧の変化を抑制するような素子構造が使用されていた。例えば、ボディ部から電極を引き出して外部から電圧を加えてボディ電圧を安定させる方式が使用されていた（特許文献２）。また、ボディ部とソース・ドレイン部との間のｐ−ｎ接合を流れる電流ＩＢＳ，ＩＢＤを増加させることで、等価的なボディ部とソース・ドレイン部との間の抵抗値を小さくすることでボディ電圧を安定させる方式も使用されていた（特許文献３、４）。この場合、リーク電流を増加させるためにイオン注入によってｐ−ｎ接合に欠陥を生成する方式が使用されていた。
【０００５】
また、ボディ部から電極を引き出してゲート電極と接続し、ゲート電極に連動させてボディ電圧を変化させる方式（Ｄｙｎａｍｉｃ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ， ＤＴＭＯＳ）も使用されていた。この場合、ゲート電極とボディとの接続は直接に低抵抗の金属で接続する方法と、スイッチを間に挟んでタイミングにより導通状態を変化させる方法が使用されていた（特許文献５）。
【０００６】
【特許文献１】
特開２００２−１６８３４０号公報
【特許文献２】
特開平１０−２４２４７７号公報
【特許文献３】
特開平０９−１３９４３４号公報
【特許文献４】
特開平１１−０４０８１１号公報
【特許文献５】
特開平０９−０４５８８３号公報
【０００７】
【発明が解決しようとする課題】
従来のゲート電極がｎ＋のみ、ｐ＋のみ、もしくは１種の金属の場合にはゲート電極の電圧で基板もしくはボディの電圧を制御することはできなかった。このためオン電流を動的に変化させることは出来ず、高いオン電流と低いオフ電流を両立させることは出来なかった。
【０００８】
ボディ電圧の変化を抑制するとオン電流の動的な変化も抑制されるが、この状態ではＳＯＩ ＭＩＳＦＥＴのオン電流とオフ電流はバルクＭＩＳＦＥＴと同じとなり、オン電流での長所が失われる。
【０００９】
また、ゲート電極に連動させてボディ電圧を変化させる方式では、ゲート電極とボディを直接に接続するとボディとソース・ドレイン間でｐ−ｎ接合の順方向電流が大きくなるため、ゲート電圧を０．６Ｖ程度までしか上げられないという問題があった。また、スイッチ挟んで導通状態を変化させる方式ではスイッチの制御のための回路が必要になるという問題があった。また、ゲート電極にｎ＋電極とｐ＋電極を両方持たせた場合でもｎ＋電極とｐ＋電極の間の接続がｐ−ｎ接合のため、両者の電圧は等しくなかった。このためにゲート電極の電圧で基板もしくはボディの電圧を制御することはできなかった。
【００１０】
本発明の目的はＳＯＩ ＭＩＳＦＥＴのボディ電圧を制御して大きなオン電流と小さなオフ電流を両立させる方式を提供することにある。
【００１１】
【課題を解決するための手段】
上記問題を解決するために本発明のＭＩＳＦＥＴは、ゲート電極に仕事関数の異なる２種の金属または半導体の部分を形成し、前記２種の金属または半導体がゲート絶縁膜を介して半導体基板中の一つのチャネル領域と接し、さらに２種の金属または半導体が電気的に接続されていることを特徴とする。
【００１２】
また、本発明のＭＩＳＦＥＴはゲート電極にソース・ドレイン領域と同極性の半導体の部分と逆極性の半導体の部分を形成し、前記同極性の部分と逆極性の部分がゲート絶縁膜を介して半導体基板中の一つのチャネル領域と接し、さらに前記同極性の部分と逆極性の部分が電気的に接続されていることを特徴とする。
【００１３】
さらに、本発明のＭＩＳＦＥＴは基板がＳＯＩ構造であることを特徴とする。
【００１４】
また、本発明のＭＩＳＦＥＴは金属または半導体で構成される１つ以上のゲート電極が絶縁膜を介して半導体基板中の１つ以上のチャネル領域とそれぞれ接しており、前記ゲート電極と仕事関数の異なる金属または半導体で構成される電極が絶縁膜を介して半導体基板中のチャネルと同極性の領域と接しており、前記チャネルと前記チャネルと同極性の領域が電気的に接続されており、前記ゲート電極と前記仕事関数の異なる電極が電気的に接続されていることを特徴とする。
【００１５】
また、本発明のＭＩＳＦＥＴは半導体で構成される１つ以上のゲート電極が絶縁膜を介して半導体基板中の１つ以上のチャネル領域とそれぞれ接しており、前記ゲート電極と逆極性の半導体で構成される電極が絶縁膜を介して半導体基板中のチャネルと同極性の領域と接しており、前記チャネルと前記チャネルと同極性の領域が電気的に接続されており、前記ゲート電極と前記逆極性の電極が電気的に接続されていることを特徴とする。
【００１６】
また、本発明のＭＩＳＦＥＴは、ＳＯＩ基板上に分離部の底面がＳＯＩ基板の埋め込み酸化膜に達する深い素子分離と達しない浅い素子分離を形成し、前記チャネルと前記チャネルと同極性の領域の間は浅い素子分離とし、それ以外には深い素子分離を使用することを特徴とする。
【００１７】
また、本発明のＭＩＳＦＥＴは金属または半導体で構成された１つ以上のゲート電極がゲート絶縁膜を介して半導体基板中の１つ以上のチャネル領域とそれぞれ接し、さらに前記複数の金属または半導体と仕事関数の等しい金属または半導体がゲート絶縁膜を介して半導体基板中の前記複数のチャネルと逆極性の領域と接し、さらに前記複数のチャネル領域と前記逆極性の領域が電気的に接続されており、前記複数のゲート電極と前記仕事関数の等しい金属または半導体が電気的に接続されていることを特徴とする。
【００１８】
また、本発明のＭＩＳＦＥＴは半導体で構成された１つ以上のゲート電極がゲート絶縁膜を介して半導体基板中の１つ以上のチャネル領域とそれぞれ接し、さらに前記複数のゲート電極と同じ極性の半導体がゲート絶縁膜を介して半導体基板中の前記複数のチャネルと逆極性の領域と接し、さらに前記複数のチャネル領域と前記逆極性の領域が電気的に接続されており、前記複数のゲート電極と前記同じ極性の半導体が電気的に接続されていることを特徴とする。
【００１９】
【作用】
本発明では、ボディ電圧をゲート電圧に連動させて変化させることで、ゲート電圧が高い時にはボディ電圧が高くなってしきい値が下がり、大きなオン電流が得られ、ゲート電圧が低い時には逆に小さなオフ電流が得られる。さらにゲート電極とボディとは絶縁膜で接しているので、その間には絶縁膜のリーク分の電流しか流れないため、ゲート電圧を０．６Ｖ以上に上げることができる。さらに、ゲート電極とボディの間には能動的なスイッチは無いので制御回路の必要がない。
【００２０】
【発明の実施の形態】
本発明の第１の実施の形態を図１に示す。図１はｎ型の ＭＩＳＦＥＴの例である。図のようにゲート電極にｎ＋領域１とｐ＋領域２を形成する。さらに、この２つの領域を抵抗性接触の金属配線８で接続する。これによりｎ＋領域１とｐ＋領域２の電圧は常に等しくなる。基板中のｐウェル領域７には外部から電圧を加えるための端子は設けない。また、ｎ＋ソース領域３とｎ＋ドレイン領域４を含むＭＩＳＦＥＴの素子領域は素子分離用絶縁膜５によって他のＭＩＳＦＥＴと分離されている。ここで正のゲート電圧を印加すると、ｎ＋ゲート電極１下のｐウェル領域７には反転層が形成されるが、ｐ＋ゲート電極２下には形成されない。このため、ｐ＋ゲート電極２とｐウェル領域７はゲート絶縁膜６を介してリーク電流が流れる。このリーク電流によりｐウェル領域７の電圧はｐ＋ゲート電極２に追従して変化し、ＭＩＳＦＥＴのしきい値電圧はゲート電圧が高い時には低く、低い時には高くなる。この結果ＭＩＳＦＥＴはオフ時にはしきい値が高いためにリーク電流が小さく、オン時にはしきい値が低い値ために大きなオン電流が得られる。
【００２１】
【実施例】
図１の実施の形態において、実際の構造は例えば図２のようになる。図２は本発明の第１の実施例を示す図で、シリコン基板上のｐウェル７に形成されたｎ型のバルク ＭＩＳＦＥＴの例である。バルクＭＩＳＦＥＴの場合、シリコン基板中には不純物の導入により導電型を変化させたｎウェルまたはｐウェルの領域があり、ｎ型のバルク ＭＩＳＦＥＴはｐウェル内、ｐ型のバルク ＭＩＳＦＥＴはｎウェル内に形成されるものとする。以降の実施例において本発明はｐ型のＭＩＳＦＥＴでも可能で、この場合は、ＭＩＳＦＥＴはｎウェルに形成される。また、本発明の半導体材料はシリコンに限らず、ゲルマニウム、炭素、ガリウム砒素、ガリウム燐、インジウム砒素、インジウム燐もしくはこれらの混晶でも良い。また、ゲート電極の材料はポリシリコンなどの多結晶のほかに単結晶やアモルファスも使用することができる。
【００２２】
図でゲート電極には仕事関数が小さく、ｎ型シリコンの仕事関数に近い金属の領域１１と仕事関数が大きく、ｐ型シリコンの仕事関数に近い金属の領域１２がある。両方の金属は抵抗性の接触で電気的に接続されている。これにより両者の電圧は常に等しくなる。ここでｐ型シリコンに近い金属としては例えばニッケル・コバルト、モリブデンなどを使用し、ｎ型シリコンに近い金属には例えばチタン、タンタルなどを使用する。また、ゲート絶縁膜６の膜厚は絶縁膜を流れるリーク電流がウェルとソース・ドレイン部を流れるリーク電流よりも大きくなるような膜厚が良く、例えば３ｎｍ以下とする。さらにｐウェル７は全体をｎウェル９で囲むことで抵抗性の接触により電気的に外部と接続することは行なわないものとする。
【００２３】
図３は本発明の第２の実施例を示す図で、ｎ型のバルクＭＩＳＦＥＴの例である。ゲート電極にはｎ＋ポリシリコン部分２１とｐ＋ポリシリコン部分２２を形成し、抵抗性接触の金属配線８で両者を電気的に接続する。これにより両者の電圧は常に等しくなる。ＭＩＳＦＥＴが形成されるｐウェル７は全体がｎウェル９で囲まれており、外部から電圧を加えるための抵抗性接触の端子はない。ゲート絶縁膜６の膜厚は絶縁膜を流れるリーク電流がウェルとソース・ドレイン部を流れるリーク電流よりも大きくなるような膜厚が良く、例えば３ｎｍ以下とする。
【００２４】
図４は本発明の第３の実施例を示す図で、ｎ型のバルク ＭＩＳＦＥＴの例である。ゲート電極にはｎ＋ポリシリコン部分２１とｐ＋ポリシリコン部分２２を形成する。さらにシリサイド化反応によりポリシリコン電極２１と２２の上部を金属シリサイド３１とする。この時のシリサイド化用の金属としては例えばチタン、タングステン、コバルト、ニッケルを使用する。シリサイド化によりゲート電極の上部３１と下部のｎ＋ポリシリコン２１およびｐ＋ポリシリコン２２が抵抗性の接触となるので、ｎ＋ポリシリコン２１およびｐ＋ポリシリコン２２の電圧は常に等しくなる。ゲート絶縁膜６の膜厚は絶縁膜を流れるリーク電流がウェルとソース・ドレイン部を流れるリーク電流よりも大きくなるような膜厚が良く、例えば３ｎｍ以下とする。
【００２５】
図５は本発明の第４の実施例を示す図で、ｎ型のＳＯＩ ＭＩＳＦＥＴの例である。図ではｐボディ部４１が図２〜４におけるｐウェルの働きをする。ｐボディ４１は埋め込み絶縁膜４２および素子分離用絶縁膜５によって他のＭＩＳＦＥＴのボディ部および支持基板４３と絶縁されている。ゲート電極の構造はバルクの場合と同じである。図ではゲート電極にはｎ＋ポリシリコン部２１とｐ＋ポリシリコン部２２を形成しているが、仕事関数の異なる２種の金属もしくは金属と半導体を使用することもできる。ゲート絶縁膜６の膜厚は絶縁膜を流れるリーク電流がボディとソース・ドレイン部を流れるリーク電流よりも大きくなるような膜厚が良く、例えば３ｎｍ以下とする。
【００２６】
図６は図２〜４の動作を説明するための図で、左図のＢ−Ｂ’とＣ−Ｃ’の部分の断面を右図に示している。図ではＳＯＩ ＭＩＳＦＥＴでゲート電極がｎ＋ポリシリコン２１とｐ＋ポリシリコン２２の例を示しているがバルクＭＩＳＦＥＴでも動作は同じである。以下でオフ時とはソースとゲートが０Ｖでドレインを電源電圧とした状態、オン時とはソースが０Ｖでドレインとゲートを電源電圧とした状態である。
【００２７】
オン時はｎ＋ポリシリコン２１の領域ではＢ−Ｂ’の断面のように大きな空乏領域５２とチャネル５１が形成される。ｐ＋ポリシリコン２２の領域ではＣ−Ｃ’の断面のように空乏領域５２は小さく、チャネルは形成されない。Ｂ−Ｂ’ではボディにはチャネル５１でのインパクトイオン化により発生した電流Ｉｉが流れ込み、Ｃ−Ｃ’ではゲート絶縁膜を介したリーク電流ＩＧＢが流れ込む。さらにボディとソース・ドレインの間にはｐ−ｎ接合が形成されているので、この部分を流れる電流ＩＢＳ（ボディ−ソース間）、ＩＢＤ（ボディ−ドレイン間）が存在する。これら４つの電流のつりあいによりボディの電圧が決定される。オフ時にはインバクトイオン化が起こらないのでＩｉがなくなる。
【００２８】
従来のＭＩＳＦＥＴはＣ−Ｃ’部分がないためにオフ時ではＩＢＳとＩＢＤ、ゲート電圧をしきい値以上ではＩＢＳ、ＩＢＤ、Ｉｉで決定されていた。このためオフ時ではボディ電圧に対するドレイン電圧の寄与、つまりＩＢＤの影響が大きくなって、ＭＩＳＦＥＴのオフ時のボディ電圧が上がりしきい値の低下によってオフ電流が増大していた。これに対して本発明では、オフ時はＩＢＳ、ＩＢＤ、ＩＧＢでボディ電圧が決まる。よってゲート絶縁膜６を十分薄くしてＩＧＢを大きくするとボディ電圧に対するゲート電圧の寄与を大きくできるのでオフ時のボディ電圧が下がり、しきい値の上昇によってオフ電流を減少させることができる。
【００２９】
逆にオン時には従来はＩＢＳ、ＩＢＤ、Ｉｉでボディ電圧が決定されていたものが、本発明ではＩＢＳ、ＩＢＤ、Ｉｉ、ＩＧＢで決定されるので、ＩＧＢの分だけボディ電圧を高めることができる。これによりしきい値が下がってオン電流が増加する。さらに、ＩＧＢはゲート絶縁膜６を介して流れる電流であるから、ゲート電極からボディを介してソース・ドレインに流れる電流はゲート電極とボディを直接に抵抗性の材料で接続する従来の方式に比べると小さい。このため、０．６Ｖ以上の高い電源電圧を印加してもこの電流は十分小さいので、ＭＩＳＦＥＴ全体としてのリーク電流を抑制できる。
【００３０】
図７（ａ）は本発明のＳＯＩ ＭＩＳＦＥＴのボディ電圧の測定値、図７（ｂ）は従来のＳＯＩ ＭＩＳＦＥＴのボディ電圧の測定値である。測定した試料はいずれもゲート長０．１８μｍのｎＭＯＳで、ゲート絶縁膜はいずれもシリコン酸化膜で、膜厚は本発明の試料が１．９ｎｍ、従来の試料が２．６ｎｍである。図にはゲート電圧一定でドレイン電圧を変化させたときのドレイン電流を実線で、ボディ電圧を点線で示している。本発明の試料ではボディ電圧はほぼゲート電圧で決定され、ドレイン電圧依存性は小さい。これに対して従来の試料ではゲート電圧依存性は小さく、ボディ電圧はほぼドレイン電圧で決定される。また、本発明の試料ではボディ電圧はゲートやドレインの電圧を０．６Ｖ以上としても０．６Ｖ程度までしか上がらない。
【００３１】
図８は本発明と従来のＳＯＩ ＭＩＳＦＥＴのオン電流とオフ電流を比較した図である。図はゲート長０．１８μｍ、ゲート絶縁膜厚１．９ｎｍのｎＭＯＳの例である。図で▲は本発明、□は従来のＳＯＩ ＭＩＳＦＥＴ、●は従来のＳＯＩ ＭＩＳＦＥＴでボディ電圧を外部から制御した場合である。図のように従来のＳＯＩ ＭＩＳＦＥＴのオン電流とオフ電流はボディ電圧を外部から制御して０．５Ｖとした場合とほぼ同じであるのに対して、本発明ではオン電流は従来のＳＯＩ ＭＩＳＦＥＴとほぼ同じで、オフ電流が２桁小さい。つまり本発明は従来のＳＯＩ ＭＩＳＦＥＴよりも高いオンオフ比が得られている。
【００３２】
図９は本発明の第５の実施例を示す図で、ｎ型のバルク ＭＩＳＦＥＴの例である。図のようにシリコン基板中にｎウェル８３で囲まれたｐウェル８２を形成し、その中に複数のＭＩＳＦＥＴを形成する。さらに、ｐウェル領域８２中に素子領域とは別にｐ型の活性領域８４を形成する。各ＭＩＳＦＥＴのゲート電極１はｎ型ポリシリコンもしくはｎ型ポリシリコンに仕事関数が近い金属、例えばチタン、タンタルなどを用い、ｐ型の活性領域の上にはゲート絶縁膜を介してｐ型ポリシリコンもしくはｐ型ポリシリコンに仕事関数が近い金属、ニッケル・コバルト、モリブデンなどの電極８１を形成する。さらに、各ＭＩＳＦＥＴのゲート電極１とｐ型の活性領域の上の電極８１を抵抗性接触の金属で接続する。この時、各ＭＩＳＦＥＴのウェル領域８５とｐ型の活性領域８４は同じｐウェル８２に形成されているので、電気的に接続されており、同じ電圧となる。また、ゲート絶縁膜６の膜厚は絶縁膜を流れるリーク電流がウェルとソース・ドレイン部を流れるリーク電流よりも大きくなるような膜厚が良く、例えば３ｎｍ以下とする。このため、各ＭＩＳＦＥＴの断面は図６のＢ−Ｂ’のようになり、ｐ型の活性領域の断面は図６のＣ−Ｃ’のようになる。この結果、ｐウェル８２全体の電圧はゲート電極１によって変化するので図８のような高いオンオフ比が得られる。
【００３３】
図１０は本発明の第６の実施例を示す図で、ｎ型のＳＯＩ ＭＩＳＦＥＴの例である。図のようにＳＯＩ基板中に分離の底が埋め込み酸化膜４２まで達する深い素子分離９２と達しない浅い素子分離９１を形成する。ＭＩＳＦＥＴのゲート電極はｎ型ポリシリコン２１とする。ＳＯＩシリコン基板中にＭＩＳＦＥＴとＭＩＳＦＥＴのボディと同極性のｐ型の活性領域９４を形成する。ここでＭＩＳＦＥＴのボディ領域９３とｐ型の活性領域９４の間の素子分離には浅い素子分離９１を使用し、その他の分離には深い素子分離９２を使用する。これによりＭＩＳＦＥＴのボディ領域９３とｐ型の活性領域９４は電気的に接続されており、同じ電圧となる。さらにｐ型の活性領域９４の上にはゲート絶縁膜６を介してｐ型ポリシリコン電極８１を形成する。ＭＩＳＦＥＴのｎ型ポリシリコン電極２１とｐ型ポリシリコン電極８１は抵抗性接触の金属８で接続する。また、ゲート絶縁膜６の膜厚は絶縁膜を流れるリーク電流がボディ９３とソース３・ドレイン４を流れるリーク電流よりも大きくなるような膜厚が良く、例えば３ｎｍ以下とする。これによりＭＩＳＦＥＴのボディ電圧はゲート電極によって変化するので図８のような高いオンオフ比が得られる。
【００３４】
図１１は本発明の第７の実施例を示す図で、ｎ型のバルク ＭＩＳＦＥＴの例である。図のようにシリコン基板中にｎウェル８３で囲まれたｐウェル８２を形成し、その中に複数のＭＩＳＦＥＴを形成する。さらに、ｎウェル領域８３はｐウェル１０３で囲まれる。ｎウェル領域８３にはｎ型の活性領域１０２を形成する。図ではｐウェル８２を囲むｎウェルとｐウェル１０３で囲まれるｎウェル領域は同一であるが、両者は必ずしも同じである必要はなく、別々のｎウェルを使用することも出来る。各ＭＩＳＦＥＴのゲート電極１はｎ型ポリシリコンもしくはｎ型ポリシリコンに仕事関数が近い金属、例えばチタン、タンタルなどを用い、ｎ型の活性領域１０２の上にはゲート絶縁膜６を介してｎ型ポリシリコンもしくはｎ型ポリシリコンに仕事関数が近い金属、ニッケル・コバルト、モリブデンなどの電極１０１を形成する。さらに、各ＭＩＳＦＥＴのゲート電極１とｎ型の活性領域の上の電極１０１は直接に接触させるか、もしくは抵抗性接触の金属８で接続する。さらに、ｐウェル領域８にｐ＋コンタクト領域１０４を形成し、ｎ型の活性領域１０２を含むｎウェル領域にｎ＋のコンタクト領域１０５を形成する。ｐ＋コンタクト領域１０４とｎ＋コンタクト領域１０５は抵抗性接触の金属で接続する。これにより各ＭＩＳＦＥＴのウェル領域１０６とｎ型の活性領域１０２は電気的に接続されており、同じ電圧となる。また、ゲート絶縁膜６の膜厚は絶縁膜を流れるリーク電流がウェル１０６とソース３・ドレイン４を流れるリーク電流よりも大きくなるような膜厚が良く、例えば３ｎｍ以下とする。これによりＭＩＳＦＥＴのウェル電圧はゲート電極によって変化するので図８のような高いオンオフ比が得られる。
【００３５】
図１２は本発明の第８の実施例を示す図で、ｎ型のＳＯＩ ＭＩＳＦＥＴの例である。ＭＩＳＦＥＴのゲート電極はｎ型ポリシリコン２１とする。ＳＯＩシリコン基板中にＭＩＳＦＥＴとＭＩＳＦＥＴのボディ４１と逆極性のｎ型の活性領域１１２を形成する。ＭＩＳＦＥＴのボディ４１と浅い素子分離９１の下部を介して電気的につながるｐ＋コンタクト領域１０４とｎ型の活性領域１１２と浅い素子分離９１の下部を介して電気的につながるｎ＋コンタクト領域１０５を形成する。ｐ＋コンタクト領域１０４とｎ＋コンタクト領域１０５は抵抗性接触の金属で接続する。これにより各ＭＩＳＦＥＴのボディ領域４１とｎ型の活性領域１１２は電気的に接続されており、同じ電圧となる。さらにｎ型の活性領域１１２の上にはゲート絶縁膜６を介してｎ型ポリシリコン電極１０１を形成し、この電極をＭＩＳＦＥＴのｎ型ポリシリコン電極２１と接続する。両者は同極性であるから同じ電圧となる。ゲート絶縁膜６の膜厚は絶縁膜を流れるリーク電流がボディとソース・ドレイン部を流れるリーク電流よりも大きくなるような膜厚が良く、例えば３ｎｍ以下とする。これによりＭＩＳＦＥＴのボディ電圧はゲート電極によって変化するので図８のような高いオンオフ比が得られる。
【００３６】
【発明の効果】
以上のように本発明によればＳＯＩ ＭＩＳＦＥＴのボディ電圧をゲート電圧で制御することによって高いオン電流と低いオフ電流を両立できる。さらにゲート電極とボディを、絶縁膜を介して接触させることによって、ゲートからボディを介してソース・ドレインに流れる電流が抑制できるので、０．６Ｖ以上の高い電源電圧でも使用できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す図である。
【図２】本発明の第１実施例を示す図である。
【図３】本発明の第２実施例を示す図である。
【図４】本発明の第３実施例を示す図である。
【図５】本発明の第４実施例を示す図である。
【図６】本発明の動作を説明するための図である。
【図７】本発明と従来のＭＩＳＦＥＴのボディ電圧の測定結果である。
【図８】本発明の従来のＭＩＳＦＥＴのオン電流とオフ電流の測定値である。
【図９】本発明の第５の実施例を示す図である。
【図１０】本発明の第６の実施例を示す図である。
【図１１】本発明の第７の実施例を示す図である。
【図１２】本発明の第８の実施例を示す図である。
【図１３】従来のＭＩＳＦＥＴの１例を示す図である。
【図１４】従来のＭＩＳＦＥＴの他の例を示す図である。
【図１５】従来のＭＩＳＦＥＴの動作を説明する図である。
【符号の説明】
１：ｎ＋ゲート電極
２：ｐ＋ゲート電極
３：ｎ＋ソース領域
４：ｎ＋ドレイン領域
５：素子分離用絶縁膜
６：ゲート絶縁膜
７：ｐウェル領域
８：金属配線
９：ｎウェル領域
１１：ｎ型シリコンの仕事関数に近い金属の領域
１２：ｐ型シリコンの仕事関数に近い金属の領域
２１：ｎ＋ポリシリコン
２２：ｐ＋ポリシリコン
３１：シリサイド部
４１：ｐボディ
４２：埋め込み絶縁膜
４３：支持基板
５１：チャネル
５２：空乏領域
５３：ボディ
５４：ボディ−ソース電流
５５：ボディ−ドレイン電流
５６：インパクトイオン化電流
５７：ゲート−ボディ電流
８１：ｐ型ポリシリコンもしくはｐ型ポリシリコンに仕事関数が近い金属電極
８２：ｐウェル
８３：ｎウェル
８４：ｐ型の活性領域
８５：ＭＩＳＦＥＴのウェル領域
９１：浅い素子分離
９２：深い素子分離
９３：ＭＩＳＦＥＴのボディ領域
９４：ｐ型の活性領域
１０１：ｎ型ポリシリコンもしくはｎ型ポリシリコンに仕事関数が近い金属電極
１０２：ｎ型の活性領域
１０３：ｐウェル
１０４：ｐ＋コンタクト領域
１０５：ｎ＋コンタクト領域
１０６：ＭＩＳＦＥＴのウェル領域
１１２：ｎ型の活性領域
Claims (10)
- ゲート電極に仕事関数の異なる２種の金属または半導体の部分を形成し、前記２種の金属または半導体がゲート絶縁膜を介して半導体基板中の一つのチャネル領域と接し、さらに２種の金属または半導体が電気的に接続されていることを特徴とするＭＩＳＦＥＴ。
- ゲート電極にソース・ドレイン領域と同極性の半導体の部分と逆極性の半導体の部分を形成し、前記同極性の部分と逆極性の部分がゲート絶縁膜を介して半導体基板中の一つのチャネル領域と接し、さらに前記同極性の部分と逆極性の部分が電気的に接続されていることを特徴とするＭＩＳＦＥＴ。
- 基板がＳＯＩ構造であることを特徴とする請求項１または２記載のＭＩＳＦＥＴ。
- 金属または半導体で構成される１つ以上のゲート電極が絶縁膜を介して半導体基板中の１つ以上のチャネル領域とそれぞれ接しており、前記ゲート電極と仕事関数の異なる金属または半導体で構成される電極が絶縁膜を介して半導体基板中のチャネルと同極性の領域と接しており、前記チャネルと前記チャネルと同極性の領域が電気的に接続されており、前記ゲート電極と前記仕事関数の異なる電極が電気的に接続されていることを特徴とするＭＩＳＦＥＴ。
- 半導体で構成される１つ以上のゲート電極が絶縁膜を介して半導体基板中の１つ以上のチャネル領域とそれぞれ接しており、前記ゲート電極と逆極性の半導体で構成される電極が絶縁膜を介して半導体基板中のチャネルと同極性の領域と接しており、前記チャネルと前記チャネルと同極性の領域が電気的に接続されており、前記ゲート電極と前記逆極性の電極が電気的に接続されていることを特徴とするＭＩＳＦＥＴ。
- 基板がＳＯＩ構造であることを特徴とする請求項４または５記載のＭＩＳＦＥＴ。
- ＳＯＩ基板上に分離部の底面がＳＯＩ基板の埋め込み酸化膜に達する深い素子分離と達しない浅い素子分離を形成し、前記チャネルと前記チャネルと同極性の領域の間は浅い素子分離とし、それ以外には深い素子分離を使用することを特徴とする請求項６記載のＭＩＳＦＥＴ。
- 金属または半導体で構成された１つ以上のゲート電極がゲート絶縁膜を介して半導体基板中の１つ以上のチャネル領域とそれぞれ接し、さらに前記複数の金属または半導体と仕事関数の等しい金属または半導体がゲート絶縁膜を介して半導体基板中の前記複数のチャネルと逆極性の領域と接し、さらに前記複数のチャネル領域と前記逆極性の領域が電気的に接続されており、前記複数のゲート電極と前記仕事関数の等しい金属または半導体が電気的に接続されていることを特徴とするＭＩＳＦＥＴ。
- 半導体で構成された１つ以上のゲート電極がゲート絶縁膜を介して半導体基板中の１つ以上のチャネル領域とそれぞれ接し、さらに前記複数のゲート電極と同じ極性の半導体がゲート絶縁膜を介して半導体基板中の前記複数のチャネルと逆極性の領域と接し、さらに前記複数のチャネル領域と前記逆極性の領域が電気的に接続されており、前記複数のゲート電極と前記同じ極性の半導体が電気的に接続されていることを特徴とするＭＩＳＦＥＴ。
- 基板がＳＯＩ構造であることを特徴とする請求項８または９記載のＭＩＳＦＥＴ。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100981114B1 (ko) | 2008-08-04 | 2010-09-08 | 충북대학교 산학협력단 | 이중 일함수 게이트를 갖는 모스 트랜지스터의 제조방법 |
| US8106465B2 (en) | 2008-10-03 | 2012-01-31 | Renesas Electronics Corporation | Semiconductor device |
| US8237233B2 (en) * | 2008-08-19 | 2012-08-07 | International Business Machines Corporation | Field effect transistor having a gate structure with a first section above a center portion of the channel region and having a first effective work function and second sections above edges of the channel region and having a second effective work function |
| JP2013516762A (ja) * | 2010-01-05 | 2013-05-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低寄生容量ボディ・コンタクト・トランジスタ |
| US8698245B2 (en) | 2010-12-14 | 2014-04-15 | International Business Machines Corporation | Partially depleted (PD) semiconductor-on-insulator (SOI) field effect transistor (FET) structure with a gate-to-body tunnel current region for threshold voltage (VT) lowering and method of forming the structure |
| CN113644135A (zh) * | 2020-05-11 | 2021-11-12 | 联华电子股份有限公司 | 场效晶体管及其制造方法 |
| WO2023012893A1 (ja) * | 2021-08-03 | 2023-02-09 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置 |
-
2003
- 2003-03-31 JP JP2003094359A patent/JP2004303911A/ja not_active Withdrawn
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100981114B1 (ko) | 2008-08-04 | 2010-09-08 | 충북대학교 산학협력단 | 이중 일함수 게이트를 갖는 모스 트랜지스터의 제조방법 |
| US8237233B2 (en) * | 2008-08-19 | 2012-08-07 | International Business Machines Corporation | Field effect transistor having a gate structure with a first section above a center portion of the channel region and having a first effective work function and second sections above edges of the channel region and having a second effective work function |
| US8106465B2 (en) | 2008-10-03 | 2012-01-31 | Renesas Electronics Corporation | Semiconductor device |
| US9269783B2 (en) | 2010-01-05 | 2016-02-23 | International Business Machines Corporation | Body contacted transistor with reduced parasitic capacitance |
| JP2013516762A (ja) * | 2010-01-05 | 2013-05-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低寄生容量ボディ・コンタクト・トランジスタ |
| US8698245B2 (en) | 2010-12-14 | 2014-04-15 | International Business Machines Corporation | Partially depleted (PD) semiconductor-on-insulator (SOI) field effect transistor (FET) structure with a gate-to-body tunnel current region for threshold voltage (VT) lowering and method of forming the structure |
| US8809954B2 (en) | 2010-12-14 | 2014-08-19 | International Business Machines Corporation | Partially depleted (PD) semiconductor-on-insulator (SOI) field effect transistor (FET) structure with a gate-to-body tunnel current region for threshold voltage (Vt) lowering and method of forming the structure |
| CN113644135A (zh) * | 2020-05-11 | 2021-11-12 | 联华电子股份有限公司 | 场效晶体管及其制造方法 |
| CN113644135B (zh) * | 2020-05-11 | 2023-08-15 | 联华电子股份有限公司 | 场效晶体管及其制造方法 |
| US11799031B2 (en) | 2020-05-11 | 2023-10-24 | United Microelectronics Corp. | Field-effect transistor |
| US11804550B2 (en) | 2020-05-11 | 2023-10-31 | United Microelectronics Corp. | Method for fabricating field-effect transistor |
| WO2023012893A1 (ja) * | 2021-08-03 | 2023-02-09 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置 |
| US11980022B2 (en) | 2021-08-03 | 2024-05-07 | Unisantis Electronics Singapore Pte. Ltd. | Memory device using semiconductor element |
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