CN111129011B - 集成芯片及其形成方法 - Google Patents

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Abstract

集成芯片包括衬底、隔离结构和栅极结构。隔离结构包括衬底内的一种或多种介电材料，并且具有限定衬底中的有源区的侧壁。有源区具有沟道区、源极区和沿第一方向通过沟道区与源极区分隔开的漏极区。源极区、漏极区和沟道区沿着垂直于第一方向的第二方向分别具有第一宽度、第二宽度和第三宽度。第三宽度大于第一宽度和第二宽度。栅极结构包括具有一种或多种材料的第一组分的第一栅电极区和具有与一种或多种材料的第一组分不同的一种或多种材料的第二组分的第二栅电极区。本发明的实施例还涉及集成芯片的形成方法。

Description

集成芯片及其形成方法
技术领域
本发明的实施例涉及集成芯片及其形成方法。
背景技术
现代集成芯片包括在半导体衬底(例如，硅衬底)上形成的数百万或数十亿个半导体器件。为了改善集成芯片的功能，半导体工业不断减小半导体器件的尺寸，以提供具有小型密集器件的集成芯片。通过形成具有小且密集的器件的集成芯片，器件的速度增加并且器件的功耗减小。
发明内容
本发明的实施例提供了一种集成芯片，包括：衬底；隔离结构，包括位于所述衬底内的一种或多种介电材料，并且具有限定所述衬底中的有源区的侧壁，其中，所述有源区具有沟道区、源极区和沿第一方向通过所述沟道区与所述源极区分隔开的漏极区，所述源极区沿着垂直于所述第一方向的第二方向具有第一宽度，所述漏极区沿所述第二方向具有第二宽度，并且所述沟道区沿所述第二方向具有第三宽度，并且所述第三宽度大于所述第一宽度和所述第二宽度；以及栅极结构，在所述沟槽区上延伸，所述栅极结构包括具有一种或多种材料的第一组分的第一栅电极区和具有与所述一种或多种材料的第一组分不同的一种或多种材料的第二组分的第二栅电极区。
本发明的另一实施例提供了一种集成芯片，包括：隔离结构，布置在衬底内并在所述衬底中限定有源区；第一掺杂区，设置在所述有源区内；第二掺杂区，设置在所述有源区内并且沿着第一方向通过所述有源区的中间区与所述第一掺杂区分隔开，其中，所述有源区的中间区沿垂直于所述第一方向的第二方向延伸超过第一掺杂区的相对侧；以及栅极结构，沿所述第二方向在所述有源区上延伸，所述栅极结构包括具有第一功函数的第一栅电极区和具有与所述第一功函数不同的第二功函数的多个第二栅电极区，所述第二栅电极区由所述第一栅电极区的中心部分分隔开。
本发明的又一实施例提供了一种形成集成芯片的方法，包括：在衬底中的沟槽内形成隔离结构，其中，所述隔离结构限定源极区、漏极区和沟道区，所述沟道区沿第一方向布置在所述源极区与所述漏极区之间并且沿着垂直于所述第一方向的第二方向延伸超过所述源极区和所述漏极区；在所述沟道区中沉积牺牲栅极材料；以及用栅极结构替换所述牺牲栅极材料，其中，所述栅极结构包括具有一种或多种材料的第一组分的第一栅电极区以及具有与所述一种或多种材料的第一组分不同的一种或多种材料的第二组分的第二栅电极区。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本发明的一些实施例的集成芯片的截面图。
图1B示出了图1A中的集成芯片的俯视图。
图2示出了示出对应于图1A至图1B的晶体管器件的示例性绝对阈值电压的一些实施例的曲线图。
图3A示出了根据本发明的一些实施例的集成芯片的俯视图。
图3B至图3D示出了图3A中的集成芯片的截面图。
图4A、图5A、图6A、图7A、图8A和图9A示出了俯视图，该俯视图示出了集成芯片的一些可选实施例。
图4B、图5B、图6B、图7B、图8B和图9B示出了截面图，该截面图示出集成芯片的一些可选实施例。
图10A、图11A、图12A和图13A示出了根据本发明的一些实施例的方法的各个阶段的集成芯片的俯视图。
图10B、图11B、图12B、图13B和图14至图20示出了根据本发明的一些实施例的方法的各个阶段的集成芯片的截面图。
图21示出了形成集成芯片的方法的一些实施例的流程图。
图22A、图23A、图24A和图25A示出了根据本发明的一些实施例的方法的各个阶段的集成芯片的俯视图。
图22B、图23B、图24B、图25B、图26至图34示出了根据本发明的一些实施例的方法的各个阶段的集成芯片的截面图。
图35示出了形成集成芯片的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
在集成芯片中，有源器件(例如，MOSFET(金属氧化物半导体场效应晶体管)器件、嵌入式存储器器件等)通常布置在共享的半导体衬底(例如，硅衬底)上。然而，半导体材料可以是导电的，使得泄漏电流可以在位于半导体衬底内的彼此非常接近的有源器件之间传播。如果没有适当地减轻这种泄漏电流，则相邻器件之间的串扰可能导致集成芯片故障。
为了防止泄漏电流在相邻器件之间传播，许多现代集成芯片使用浅沟槽隔离(STI)结构。通过在衬底上形成衬垫氧化物，根据氮化物掩模层图案化衬垫氧化物，根据氮化物掩模层在衬底中蚀刻沟槽，用一种或多种介电材料(例如二氧化硅或氮化硅)填充沟槽，并从衬底上去除过量的一种或多种介电材料来形成STI结构。STI形成工艺还可以使用湿蚀刻工艺来去除在形成STI结构期间使用的氮化物掩模层和/或衬垫氧化物。
然而，已经了解到，在形成STI结构期间，可以在STI结构的上表面内形成凹痕(例如，由于用于去除氮化物掩模层和/或衬垫氧化物的湿蚀刻工艺)。这样的凹痕可以负面地影响器件的电气行为(例如，阈值和亚阈值电压)，导致器件的不可预测的性能。例如，在晶体管器件的制造期间，导电栅极材料可以填充STI结构内的凹痕，使得导电栅极材料具有尖锐边缘，该尖锐边缘可以增强在晶体管器件的操作期间由栅极结构产生的电场。增强的电场降低了晶体管器件的阈值电压，导致称为扭结效应(kink effect)的问题(例如，由漏极电流中的双峰值与栅极电压关系限定)。扭结效应具有许多负面后果，例如难以建模(例如，在SPICE曲线拟合和/或参数提取中)。
在一些实施例中，本发明涉及一种晶体管器件以及相关的形成方法，晶体管器件具有栅极结构，该栅极结构包括具有不同功函数的多个栅电极区并且设置在有源区内，该有源区具有配置为降低晶体管器件对由相邻隔离结构中的凹痕引起的性能退化(例如，扭结效应)的易感性的形状。晶体管器件包括衬底，衬底具有在衬底的上表面内限定沟槽的内表面。一种或多种介电材料布置在沟槽内。一种或多种介电材料限定衬底中的有源区。有源区具有源极区、漏极区和位于源极区与漏极区之间的沟道区。源极区和漏极区的宽度小于沟道区。栅极结构在源极区和漏极区之间的位置处在有源区上延伸。因为源极区和漏极区的宽度小于沟道区的宽度，所以在源极区和漏极区之间延伸的所得有效沟道区将与隔离结构的边缘分隔开非零距离。将有效沟道区与隔离结构的边缘分隔开非零距离减小了在有效沟道区上的隔离结构内的凹痕的效果。此外，栅极结构包括具有一种或多种材料的第一组分的第一栅电极区和具有与一种或多种材料的第一组分不同的一种或多种材料的第二组分的第二栅电极。栅极结构内的不同材料组分具有不同的功函数，不同的功函数能够用于调节晶体管器件的阈值电压以抵消凹痕和/或掺杂剂扩散对阈值电压的不期望的影响。
图1A至图1B示出了具有晶体管器件的集成芯片的一些实施例，该晶体管器件包括配置为改善器件性能的栅极结构，其中图1A示出了沿着图1B的截面线B-B'的集成芯片的截面图100。此外，晶体管器件位于具有配置为改善器件性能的形状的有源区内。
如图1A的截面图100所示，集成芯片包括衬底102，衬底102具有限定沟槽103的内表面，沟槽103在衬底102的上表面102u内延伸。隔离结构104(例如，包括一种或多种介电材料的浅沟槽隔离(STI)结构)设置在沟槽103内。隔离结构104包括在衬底102中限定有源区106(即，衬底102的晶体管器件所在的区)的侧壁。隔离结构104还包括限定一个或多个凹痕108的表面，凹痕108凹陷在隔离结构104的最上表面下方。一个或多个凹痕108可沿靠近有源区106的隔离结构104的边缘布置。
如图1B的俯视图122所示，隔离结构104连续地围绕有源区106延伸，并且隔离结构104内的一个或多个凹痕108围绕有源区106。第一掺杂区124和第二掺杂区126布置在有源区106内的衬底102中。第一掺杂区124和第二掺杂区126是设置在衬底102中的高掺杂区。在一些实施例中，第一和第二掺杂区124和126包括诸如磷、砷等的n型掺杂剂。在一些实施例中，第一和第二掺杂区124和126包括诸如硼、镓等的p型掺杂剂。第一掺杂区124与第二掺杂区126沿第一方向128通过有效沟道区125分隔开。栅极结构110沿着垂直于第一方向128的第二方向130在有效沟道区125上延伸。
再次参见图1A的截面图100，栅极结构110设置在衬底102上方并延伸超过有源区106的相对边缘。栅极结构110包括布置在衬底上方的栅极电介质112以及通过栅极电介质112与衬底102分隔开的栅电极113。导电接触件120布置在衬底102上方的介电结构118(例如，层间介电(ILD)层)内。导电接触件120垂直地从栅极结构110的顶部延伸到介电结构118的顶部。
栅极结构110包括第一栅电极区114和第二栅电极区116。第一栅电极区114具有第一功函数，并且第二栅电极区116具有不同于第一功函数的第二功函数。在一些实施例中，第一栅电极区114包括具有第一功函数的一种或多种材料的第一组分，第二栅电极区116包括与一种或多种材料的第一组分不同的具有第二功函数的一种或多种材料的第二组分。在一些实施方案中，一种或多种材料的第一组分和一种或多种材料的第二组分不包括相同的材料。
在一些实施例中，其中晶体管器件是NMOS器件，一种或多种材料的第一组分(在第一栅电极区114中)包括具有第一功函数的n型栅极金属，而一种或多种材料的第二组分(在第二栅电极区116中)包括具有大于第一功函数的第二功函数的p型栅极金属(以便增加第二栅电极区116下方的阈值电压的绝对值)。在其中晶体管器件是PMOS器件的其他实施例中，一种或多种材料的第一组分(在第一栅电极区114中)包括具有第一功函数的p型栅极金属，而一种或多种材料的第二组分(在第二栅电极区116中)包括具有第二功函数的n型栅极金属，该第二功函数小于第一功函数(以便增加第二栅电极区116下方的阈值电压的绝对值)。
如图1B的俯视图122所示，第一栅电极区114和第二栅电极区116直接布置在有效沟道区125上。在一些实施例中，有效沟道区125从第二栅电极区116的正下方沿第一方向128以及沿第二方向130延伸至超过第二栅电极区116的外边缘。
在操作期间，栅极结构110配置为响应于施加的栅极电压在有效沟道区125内形成导电沟道。不同栅电极区的不同功函数使得有效沟道区125内的电荷载流子对施加的电压作出不同的响应。例如，第二栅电极区116的较大功函数使得栅电极113使用较高的阈值电压以在第二栅电极区116下方而不是在第一栅电极区114下方形成导电沟道。在第二栅电极区116下方形成导电沟道的较高的阈值电压抵消由一个或多个凹痕108和/或从衬底102到隔离结构104的掺杂剂(例如，硼)的扩散引起的阈值电压的减小。通过减轻一个或多个凹痕108和/或从衬底102到隔离结构104的掺杂剂的扩散的影响，改善了晶体管器件的性能(例如，减小了漏极电流中的扭结效应)。
图2示出了曲线图208和212的一些实施例，示出了集成芯片的不同特征作为有源区内的位置(沿x轴显示)的函数如何影响绝对阈值电压(沿y轴示出)的示例。
曲线图208示出了凹痕和/或掺杂剂(例如，硼)扩散对绝对阈值电压的影响的示例。如曲线图208的线210所示，由于隔离结构内的一个或多个凹痕和/或掺杂剂扩散到隔离结构中，在第二栅电极区116下方的绝对阈值电压低于在第一栅电极区114下方的绝对阈值电压，从而产生扭结效应。
曲线图212示出了第一栅电极区114和第二栅电极区116的不同功函数对绝对阈值电压的影响的示例。如曲线图212的线214所示，由于第一栅电极区114和第二栅电极区116的不同功函数，栅极结构在第二栅电极区116下方具有比在第一栅电极区114下方更高的绝对阈值电压。在一些实施例中，在第一栅电极区114下方和第二栅电极区116下方的绝对阈值电压的差值Δ|VTH|在约0.5V和约1.5V之间的范围内。
第二栅电极区116下方的较高绝对阈值电压(曲线图212中所示)抵消了由一个或多个凹痕和/或从衬底到隔离结构的掺杂剂的扩散引起的绝对阈值电压的减小(如曲线图208所示)。通过减轻一个或多个凹痕和/或从衬底到隔离结构的掺杂剂的扩散的影响，改善了晶体管器件的性能(例如，减小了由一个或多个凹痕对由栅极结构生成的电场的影响引起的漏极电流中的扭结效应)。
再次参见图1B的截面图122，有源区106具有源极区106a，源极区106a通过沟道区106b沿第一方向128与漏极区106c分隔开。沿着第二方向130，源极区106a具有第一宽度WSD_1，漏极区106c具有第二宽度WSD_2，并且沟道区106b具有大于第一宽度WSD_1和第二宽度WSD_2的第三宽度WCH。在一些实施例中，第一宽度WSD_1和第二宽度WSD_2可以基本相等。在一些实施例中，第一宽度WSD_1和第三宽度WCH之间的差值大于或等于一个或多个凹痕108的宽度的大约两倍。
第一掺杂区124设置在源极区106a内，第二掺杂区126设置在漏极区106c内。第一掺杂区124和第二掺杂区126是衬底102的上表面内的高掺杂区。在一些实施例中，第一掺杂区124的宽度基本上等于第一宽度WSD_1，第二掺杂区126的宽度基本上等于第二宽度WSD_2。在一些实施例中，沟道区106b沿第二方向130延伸超过第一掺杂区124和第二掺杂区126的相对侧。栅极结构110在第一掺杂区124和第二掺杂区126之间的位置处在有源区106上延伸。
在操作期间，栅极结构110配置为产生电场，该电场在第一掺杂区124和第二掺杂区126之间的衬底102内延伸的有效沟道区125内形成导电沟道。由于第一掺杂区124和第二掺杂区126的宽度小于沟道区106b的第三宽度WCH，有效沟道区125具有沿第二方向130与隔离结构104内的一个或多个凹痕108分隔开非零距离ΔW的有效沟道宽度Weff。将有效沟道区125的有效沟道宽度Weff与隔离结构104内的一个或多个凹痕108分隔开非零距离ΔW减小了一个或多个凹痕108对沿着有效沟道区125的边缘的栅极结构产生的电场的影响。通过减小一个或多个凹痕108对有效沟道区125的影响，改善了晶体管器件的性能(例如，减小了由一个或多个凹痕108对栅极结构110产生的电场的影响引起的漏极电流中的扭结效应)。
如图1B的俯视图122所示，第二栅电极区116沿第一方向128延伸超过沟道区106b的相对侧非零距离301。第二栅电极区116因此沿第一方向延伸到凹痕108之上。在一些实施例中，第二栅电极区116沿着第二方向130从凹痕108和沟道区106b之间的边界向后设置(即，偏离或分隔开)非零距离303。在一些实施例中。第二栅电极区116沿第二方向130在源极区106a(或漏极区106c)的相对侧上延伸至非零距离305。在一些实施例中，第一栅电极区114可具有沿第一方向128的第一长度L1，第一长度L1大于第二栅电极区116的第二长度L2。在一些实施例中，第一栅电极区114和第二栅电极区116可沿着在第一方向128延伸的第一线和/或沿着在第二方向130延伸的第二线基本对称。
图3A至图3D示出了集成芯片的一些另外的实施例，集成芯片包括有源区内的晶体管器件，该有源区具有配置为改善器件性能的形状。
如图3A的俯视图300所示，集成芯片具有隔离结构104，隔离结构104具有在衬底(图3B的102)上方限定有源区106的侧壁，衬底包括通过沟道区106b沿第一方向128分隔开的源极区106a和漏极区106c。第一掺杂区124位于源极区106a内并且第一掺杂区124的宽度(沿第二方向130)基本上等于源极区106a的宽度，第二掺杂区126位于漏极区106c内并且第二掺杂区126的宽度基本上等于漏极区106c的宽度。在一些实施例中，有源区106关于将第一掺杂区124和第二掺杂区126二等分的线基本对称。在一些可选实施例(未示出)中，有源区106可以不关于将第一掺杂区124和第二掺杂区126二等分的线对称。例如，有源区106的中间区超出源极区106a的第一侧延伸的距离可以大于超出源极区106a的相对的第二侧延伸的距离。
栅极结构110沿第一方向128布置在第一掺杂区124和第二掺杂区126之间。栅极结构110沿着第二方向130在有源区106上延伸。栅极结构110包括第一栅电极区114和第二栅电极区116。在一些实施例中，第一栅电极区114包括连续区段，而第二栅电极区116可包括两个或多个分离且不同的区段。在晶体管器件是NMOS(n型金属氧化物半导体)晶体管的一些实施例中，第一栅电极区114可以包括n型金属(例如，功函数小于或等于约4.2eV的金属)，而第二栅电极区116可以包括p金属(例如，具有大于或等于约5.0eV的功函数的金属)。例如，在晶体管器件是NMOS晶体管的一些实施例中，第一栅电极区114可以包括n型金属，例如铝、钽、钛、铪、锆、硅化钛、氮化钽、氮化硅钽、铬、钨、铜、钛铝等。在一些实施例中，第二栅电极区116可以包括p型栅极金属，例如镍、钴、钼、铂、铅、金、氮化钽、硅化钼、钌、铬、钨、铜等。在晶体管器件是PMOS(p型金属氧化物半导体)晶体管的一些实施例中，第一栅电极区114可以包括p型金属，而第二栅电极区116可以包括n金属。例如，在晶体管器件是PMOS晶体管的一些实施例中，第一栅电极区114可以包括p型栅极金属，例如镍、钴、钼、铂、铅、金、氮化钽、硅化钼、钌、铬、钨、铜等。在一些实施例中，第二栅电极区116可以包括n型金属，例如铝、钽、钛、铪、锆、硅化钛、氮化钽、氮化钽硅、铬、钨、铜、钛铝等。
在一些实施例中，第一栅电极区114沿第一方向128并沿着垂直于第一方向128的第二方向130接触第二栅电极区116。在一些实施例中，第二栅电极区116布置在第一栅电极区114中的孔(即，开口)内。第二栅电极区116的区段可以通过第一栅电极区114的中心部分分隔开。在一些实施例中，第一栅电极区114围绕栅极结构110的周边延伸，使得第二栅电极区116完全由第一栅电极区114的外围部分围绕。
在一些实施例中，侧壁间隔件302可以沿着栅极结构110的外侧壁布置。侧壁间隔件302包括一种或多种介电材料。例如，在一些实施例中，侧壁间隔件302可以包括氧化物(例如，氧化硅)、氮化物(例如，氮化硅、氮氧化硅等)、碳化物(例如，碳化硅)等。在一些实施例中，栅极结构110和/或侧壁间隔件302可以沿第一方向128在第一掺杂区124和/或第二掺杂区126上延伸。
图3B和图3C示出了图3A的集成芯片沿截面线A-A'和B-B'的截面图322和344。如沿着截面线A-A'的图3B的截面图322所示，有源区106的侧部具有第一宽度Weff’，第一宽度Weff’基本上等于第一掺杂区124和第二掺杂区126(参见图3A)之间的有效沟道区125的有效沟道宽度Weff。如沿着截面线B-B'的图3C的截面图308所示，有源区106的中间区具有第二宽度(Weff+2ΔW)，该第二宽度比第一宽度大非零距离ΔW的两倍(即2ΔW)。
在一些实施例中，非零距离ΔW的大小可以在有效宽度Weff的大小的大约2％和大约10％之间的范围内。例如，在一些实施例中，非零距离ΔW可以具有在大约10nm和大约1000nm之间的尺寸，而有效宽度Weff可以具有在大约100nm和大约50000nm之间的尺寸。使非零距离ΔW大于有效沟道宽度Weff的约2％，在凹痕和有效沟道区之间提供足够大的距离，以减小由一个或多个凹痕108引起的电场变化对有效沟道区的影响。使非零距离ΔW小于有效宽度Weff的10％使晶体管器件的占位面积足够小以具有成本效益。
在一些实施例中，阱区312可以设置在有源区106下方的衬底102内。阱区312具有与衬底102的掺杂类型不同的掺杂类型。例如，在一些实施例中，晶体管器件是NMOS晶体管器件，衬底102可以具有n型掺杂，阱区312可以具有p型掺杂，并且第一掺杂区124和第二掺杂区126可以具有n型掺杂。在晶体管器件是PMOS晶体管器件的其他实施例中，衬底102可以具有n型掺杂，阱区312可以具有n型掺杂，并且第一掺杂区124和第二掺杂区126可以具有p型掺杂。
在衬底102上方布置介电结构118(例如，层间介电(ILD)层)。在一些实施例中，介电结构118可包括硼磷硅酸盐玻璃(BPSG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)等。导电接触件120垂直地延伸穿过介电结构118到达栅极结构110。导电接触件120接触第一栅电极区114。
图3D示出了沿着图3A的截面线C-C'的集成芯片的截面图366。如截面图366所示，第一掺杂区124和第二掺杂区126布置在栅极结构110的相对侧上的阱区312内。
有效沟道区125沿第一方向128的长度近似等于第一栅电极区114的第一长度L1(参见图3A)。在其他实施例中，有效沟道区125的长度小于第一栅电极区114的第一长度L1。在一些实施例中，源极和漏极延伸区318可以从第一掺杂区124和第二掺杂区126向外突出到侧壁间隔件302和/或栅极结构110下方。在这样的实施例中，有效沟道区125在源极和漏极延伸区318之间延伸。在一些实施例中，硅化物层(未示出)可以布置在第一掺杂区124和第二掺杂区126上。在一些实施例中，硅化物层可包括硅化镍、硅化钴、硅化钛等。
图4A至图4B分别示出了俯视图400和截面图422，示出了具有晶体管器件的集成芯片的一些可选实施例，该晶体管器件包括配置为改善器件性能的栅极结构。图4A至图4B示出了与图1A至图1B基本相同的晶体管器件，除了第二栅电极区116a之外。如图4A的俯视图400所示，第二栅电极区116a不延伸超过沟道区106b的相对侧。相反，第二栅电极区116a沿着第一方向128从凹痕108和沟道区106b之间的边界向后设置非零距离401。
图5A至图5B示出了俯视图500和截面图522，示出了具有晶体管器件的集成芯片的一些可选实施例，该晶体管器件包括配置为改善器件性能的栅极结构。图5A至图5B示出了与图1A至图1B基本相同的晶体管器件，除了第二栅电极区116b之外。如图5A的俯视图500所示，第二栅电极区116b沿着第二方向130延伸超过凹痕108的相对侧。换句话说，第二栅电极区116b沿着第二方向130横跨凹痕108延伸。
图6A至图6B示出了俯视图600和截面图622，示出了具有晶体管器件的集成芯片的一些可选实施例，该晶体管器件包括配置为改善器件性能的栅极结构。图6A至图6B示出了与图1A至图1B基本相同的晶体管器件，除了第二栅电极区116c之外。如图6A的俯视图600所示，第二栅电极区116c沿着第一方向128从凹痕108和沟道区106b之间的边界向后设置非零距离601。此外，第二栅电极区116c沿着第二方向130延伸超过凹痕108和沟道区106b之间的边界，但是沿着第二方向130从凹痕108的外边缘向后设置非零距离602。
图7A至图7B示出了俯视图700和截面图722，示出了具有晶体管器件的集成芯片的一些可选实施例，该晶体管器件包括配置为改善器件性能的栅极结构。图7A至图7B示出了与图1A至图1B基本相同的晶体管器件，除了第二栅电极区116d之外。如图7A的俯视图700所示，第二栅电极区116d沿第一方向128延伸超过沟道区106b的相对侧非零距离701。此外，第二栅电极区116d沿第二方向130延伸超过凹痕108的外边缘非零距离702。
图8A至图8B示出了俯视图800和截面图822，示出了具有晶体管器件的集成芯片的一些可选实施例，该晶体管器件包括配置为改善器件性能的栅极结构。图8A至图8B示出了与图1A至图1B基本相同的晶体管器件，除了第二栅电极区116e之外。如图8A的俯视图800所示，第二栅电极区116e沿着第一方向128延伸超过沟道区106b的相对侧非零距离801。此外，第二栅电极区116e沿着第二方向130延伸超过凹痕108和沟道区106b之间的边界，但是沿着第二方向130从凹痕108的外边缘向后设置非零距离802。
图9A至图9B示出了俯视图900和截面图922，示出了具有晶体管器件的集成芯片的一些可选实施例，该晶体管器件包括配置为改善器件性能的栅极结构。图9A至图9B示出了与图1A至图1B基本相同的晶体管器件，除了第二栅电极区116f之外。如图9A的俯视图900所示，第二栅电极区116f沿着第一方向128延伸超过凹痕108的外边缘非零距离901。此外，第二栅电极区116e沿第二方向130延伸超过凹痕108的外边缘非零距离902。
图10A至图20示出了对应于形成具有晶体管器件的集成芯片的方法的一些可选实施例的截面图和俯视图，该晶体管器件包括配置为改善器件性能的栅极结构。此外，晶体管器件位于具有配置为改善器件性能的形状的有源区内。虽然参照方法描述了图10A至图20，但是可以理解的是，图10A至图20所示的结构不限于该方法，而是可以单独地独立于该方法。
如图10A的俯视图1000和图10B的截面图1022所示，隔离结构104形成在衬底102内的沟槽103内。隔离结构104限定对应于第一晶体管类型(例如，NMOS晶体管)的第一区1002a内的第一有源区1062以及对应于第二晶体管类型(例如，PMOS晶体管)的第二区1002b内的第二有源区1064。在一些实施例中，第一区1002a等效地称为NMOS区，第二区1002b等效地称为PMOS区。第一有源区1062和第二有源区1064暴露衬底102的上表面102u。如图10A的俯视图1000所示，第一有源区1062具有源极区1062a、漏极区1062c和沟道区1062b。沟道区1062b沿第一方向128布置在源极区1062a和漏极区1062c之间。源极区1062a和漏极区1062c沿着与第一方向128垂直的第二方向130具有比沟道区1062b小的宽度。第二有源区1064具有源极区1064a、漏极区1064c和沟道区1064b。沟道区1064b沿着第一方向128布置在源极区1064和漏极区1064c之间。源极区1064a和漏极区1064c沿第二方向的宽度小于沟道区1064b的宽度。隔离结构104布置在由衬底102的内表面限定的沟槽103内。在隔离结构104的形成期间，可以在隔离结构104内形成一个或多个凹痕108，凹痕108凹陷在隔离结构的顶部下方。一个或多个凹痕108可以沿着靠近有源区1062和1064的隔离结构104的边缘布置。
在一些实施例中，可以通过选择性地蚀刻衬底102以形成沟槽103来形成隔离结构104。随后在沟槽103内形成一种或多种介电材料。在各种实施例中，可以通过湿蚀刻剂(例如，氢氟酸、氢氧化钾等)或干蚀刻剂(例如，具有包含氟、氯等的蚀刻化学物质)选择性地蚀刻衬底102。在各种实施例中，衬底102可以是任何类型的半导体主体(例如，硅、SiGe、SOI等)以及与其相关联的任何其他类型的半导体、外延、电介质或金属层。在各种实施例中，一种或多种介电材料可包括氧化物、氮化物、碳化物等。
在一些另外的实施例中，可以通过使用热工艺在衬底102上形成衬垫氧化物，然后在衬垫氧化物上形成氮化物膜来形成隔离结构104。随后图案化氮化物膜(例如，使用光敏材料，例如光刻胶)，并且根据氮化物膜图案化衬垫氧化物和衬底102，以在衬底102内形成沟槽103。然后用一种或多种介电材料填充沟槽103，接着是平坦化工艺(例如，化学机械平坦化(CMP)工艺)以暴露氮化物膜的顶部和蚀刻工艺以去除氮化物膜。
如图11A的俯视图1100和图11B的截面图1122所示，栅极电介质112形成在衬底102上方以及第一有源区1062和第二有源区1064内。在一些实施例中，栅极电介质112可以包括氧化物(例如，氧化硅)、氮化物(例如，氮氧化硅)、高k栅极介电层(介电常数k大于约3.9)、一些其他合适的电介质等或它们的组合。在一些实施例中，栅极电介质112可以通过气相沉积技术(例如，PVD、CVD、PE-CVD、ALD等)形成。在其他实施例中，栅极电介质112可以通过热生长工艺形成。在一些实施例中，可以在形成栅极电介质112之前执行注入工艺，以在衬底102中形成阱区(未示出)。在一些这样的实施例中，可以在注入工艺之前在衬底102上形成牺牲介电层(未示出)，以调节阱区的深度。随后在形成栅极电介质之前去除牺牲介电层。
在一些实施例中，作为多栅极电介质工艺的一部分，可以形成栅极电介质112，其中不同的栅极介电层形成在衬底102的不同区域内。例如，在一些实施例中，多栅极电介质工艺可以在衬底102内的高压阱上形成高压栅极介电层(例如，通过热工艺)。随后可以从芯片的一个或多个区域(例如，嵌入式存储器区内)去除高压栅极介电层，并且可以在衬底102内的逻辑阱上形成双栅极介电层(例如，通过一个或多个沉积工艺)。已经认识到，由于执行额外的蚀刻工艺以从衬底的不同区域去除栅极介电层，多个栅极介电层的形成可以增加隔离结构104内的一个或多个凹痕108的尺寸，从而加剧了相关晶体管器件内的扭结效应。
如图12A的俯视图1200和图12B的截面图1222所示，牺牲栅极材料115形成在栅极电介质112上方以及隔离结构104中的凹痕108内。牺牲栅极材料115可以通过沉积工艺(例如，CVD、PE-CVD、PVD或ALD)形成。在一些实施例中，牺牲栅极材料115可包括掺杂多晶硅或未掺杂多晶硅。在一些实施例(未示出)中，牺牲栅极材料115可以包括随后用金属栅极材料(例如铝、钴、钌等)替换的材料。图案化栅极电介质112和牺牲栅极材料115以限定在第一有源区1062和第二有源区1064上方以及隔离结构104上方延伸的牺牲栅极结构111。牺牲栅极结构111可以填充隔离结构104的上表面内的一个或多个凹痕。在一些实施例中，侧壁间隔件302可以沿牺牲栅极结构111的侧面形成。
可以根据在牺牲栅极材料115上形成的掩模层(未示出)来选择性地图案化栅极电介质112和牺牲栅极材料115。在一些实施例中，掩模层可以包括通过旋涂工艺形成的光敏材料(例如，光刻胶)。在这样的实施例中，根据光掩模将光敏材料层选择性地暴露于电磁辐射。电磁辐射改变了光敏材料内的曝光区的溶解度以限定可溶区。随后显影光敏材料以通过去除可溶区在光敏材料内限定开口。在其他实施例中，掩模层可以包括硬掩模层(例如，氮化硅层、碳化硅层等)。
在一些实施例中，一个或多个侧壁间隔件302形成在牺牲栅极结构111的相对侧上。在一些实施例中，可以通过在牺牲栅极结构111的水平和垂直表面上沉积间隔件材料(例如，氮化物、氧化物或它们的组合)，以及随后蚀刻间隔件材料以从水平表面去除间隔件材料以形成一个或多个侧壁间隔件302来形成一个或多个侧壁间隔件302。
如图13A的俯视图1300和图13B的截面图1322所示，在第一有源区1062内的牺牲栅极材料115的相对侧上的衬底102内形成第一掺杂区124a和第二掺杂区126a。在第二有源区1064内的牺牲栅极材料115的相对侧上的衬底102内形成第一掺杂区124b和第二掺杂区126b。在一些实施例中，第一掺杂区124a和第二掺杂区126a可以通过第一注入工艺形成，而第一掺杂区124b和第二掺杂区126b可以通过第二注入工艺形成。例如，可以通过根据覆盖第二区1002b的第一掩模选择性地将第一掺杂物质(例如，包括n型掺杂剂，例如磷、砷等)注入到衬底102中来执行第一注入工艺。类似地，可以通过根据覆盖第一区1002a的第二掩模选择性地将第二掺杂物质(例如，包括p型掺杂剂，例如硼、镓等)注入到衬底102中来执行第二注入工艺。
在一些实施例中，第一掺杂区124a从源极区1062a和沟道区1062b之间的边界向后设置非零距离306a，并且第二掺杂区126a从漏极区1062c和沟道区1062b之间的边界向后设置非零距离308a。通过将第一掺杂区124a和第二掺杂区126a从沟道区1062b(沿第一方向128)向后设置，第一掺杂区124a和第二掺杂区126a的宽度小于沟道区1062b的宽度。第一掺杂区124a和第二掺杂区126a的较小宽度使得第一掺杂区124a和第二掺杂区126a也沿着第二方向130从限定沟道区1062b的隔离结构104的侧壁向后设置非零距离ΔWa，第二方向130基本上垂直于第一方向128。将第一掺杂区124a和第二掺杂区126a从隔离结构104的侧壁向后设置将有效沟道区(在第一掺杂区124a和第二掺杂区126a之间)与隔离结构104内的一个或多个凹痕108分隔开，从而减小一个或多个凹痕108对由有效沟道区内的栅极结构产生的电场的影响。
类似地，第一掺杂区124b从源极区1064a和沟道区1064b之间的边界向后设置非零距离306b，并且第二掺杂区126b从漏极区1064c和通道区1064b之间的边界向后设置非零距离308b。通过将第一掺杂区124b和第二掺杂区126b从沟道区1064b(沿第一方向128)向后设置，第一掺杂区124b和第二掺杂区126b的宽度小于沟道区1064b的宽度。第一掺杂区124b和第二掺杂区126b的较小宽度使得第一掺杂区124b和第二掺杂区126b也沿第二方向130从限定沟道区1064b的隔离结构104的侧壁向后设置非零距离ΔWb，第二方向130基本上垂直于第一方向128。将第一掺杂区124b和第二掺杂区126b从隔离结构104的侧壁向后设置将有效沟道区(在第一掺杂区124b和第二掺杂区126b之间)与隔离结构104内的一个或多个凹痕108分隔开，从而减小一个或多个凹痕108对由有效沟道区内的栅极结构产生的电场的影响。
如图14的截面图1400所示，在衬底102上方形成第一介电层1402(例如，第一层间介电(ILD)层)。第一介电层1402覆盖牺牲层栅极材料115和侧壁间隔件302。执行平坦化工艺以从牺牲栅极材料115和侧壁间隔件302上方去除第一介电层1402。在各种实施例中，第一介电层1402可包括氧化物、PSG、低k电介质或一些其他电介质，并且可以通过气相沉积工艺(例如，CVD、PVD或ALD)形成。
如图15的截面图1500所示，在牺牲栅极材料115上形成光敏材料1502。在一些实施例中，光敏材料1502可包括通过旋涂工艺在衬底102上形成的正性光刻胶或负性光刻胶。根据光掩模，光敏材料1502选择性地暴露于电磁辐射。电磁辐射改变了光敏材料1502内的曝光区的溶解度以限定可溶区。随后通过去除可溶区来显影光敏材料1502以在光敏材料1502内限定第一和第二开口1506a和1506b，其中第一开口1506a在第一区1002a内，第二开口1506b在第二区1002b内。此后，选择性地去除位于图案化的光敏材料1502内的开口1506a和1506b下面的部分牺牲栅极材料115。可以根据光敏材料1502通过将牺牲栅极材料115选择性地暴露于蚀刻剂来去除牺牲栅极材料115的部分。去除牺牲栅极材料115的部分导致一个或多个第一和第二开口1508a和1508b延伸穿过牺牲栅极材料115到达栅极电介质112和隔离结构104，其中第一开口1508a在第一区1002a内，第二开口1508b在第二区1002b内。一个或多个第二开口1508b位于一个或多个凹痕108上方。在各种实施例中，用于蚀刻牺牲栅极材料115的蚀刻剂可包括具有包含氟物质的蚀刻化学物质的干蚀刻剂(例如，CF4、CHF3、C4F8等)或包含氢氟酸(HF)的湿蚀刻剂。
如图16的截面图1600所示，在一个或多个开口1508a和1508b内形成一种或多种材料(例如，包括p型栅极金属的第二金属堆叠件1602)的第二组分，以在NMOS区1002a内形成第二栅电极区116a，并在PMOS区1002b内形成第一栅电极区114b。第二金属堆叠件1602横向接触牺牲栅极材料115。在一些实施例中，第二金属堆叠件1602可以完全填充一个或多个开口1508a和1508b。在各种实施例中，第二金属堆叠件1602包括p型栅极金属，例如镍、钴、钼、铂、铅、金、氮化钽、硅化钼、钌、铬、钨、铜等。在各种实施例中，p型栅极金属1602可以通过气相沉积技术(例如，PVD、CVD、PE-CVD、ALD等)形成。
如图17的截面图1700所示，对第二金属堆叠件1602执行平坦化工艺，直到到达牺牲栅极材料115。这样，可以暴露剩余的牺牲栅极材料115。在一些实施例中，平坦化工艺是化学机械平坦化(CMP)工艺。
如图18的截面图1800所示，通过选择性蚀刻去除剩余的牺牲栅极材料115。去除牺牲栅极材料115的部分产生NMOS区1002a内的一个或多个第一开口1808a和PMOS区1002b内的一个或多个第二开口1808b。NMOS区1002a内的第二栅电极区116a由第一开口1808a分隔开，PMOS区1002b内的第一栅电极区114b由第二开口1808b分隔开。一个或多个第一开口1808a位于一个或多个凹痕108上方。在各种实施例中，用于蚀刻牺牲栅极材料115的蚀刻剂可包括具有包含氟物质的蚀刻化学物质的干蚀刻剂(例如，CF4、CHF3、C4F8等)或包含氢氟酸(HF)的湿蚀刻剂。
如图19的截面图1900所示，在开口1808a和1808b内形成一种或多种材料(例如，包括n型栅极金属的第一金属堆叠件1902)的第一组分。对n型栅极金属1902执行平坦化工艺，以去除开口1808a和1808b外部的第一金属堆叠件1902的多余部分。开口1808a中的第一金属堆叠件1902的剩余部分用作NMOS区1002a内的第一栅电极区114a，开口1808b中的第一金属堆叠件1902的剩余部分用作PMOS区1002b内的第二栅电极区116b。在一些实施例中，第一金属堆叠件1902包括n型栅极金属，例如铝、钽、钛、铪、锆、硅化钛、氮化钽、氮化钽硅、铬、钨、铜、钛铝等。在各种实施例中，第一金属堆叠件1902可以通过气相沉积技术(例如，PVD、CVD、PE-CVD、ALD等)形成。第一和第二栅电极区114a和116a的组合在NMOS区1002a中称为第一栅极结构110a，并且第一和第二栅电极区114b和116b的组合在PMOS区1002b中称为第二栅极结构110b。在NMOS区1002a内，第一栅电极区114a的第一功函数不同于(例如，小于)第二栅电极区116a的第二功函数。在PMOS区1002b内，第一栅电极区114b的第一功函数不同于(例如，大于)第二栅电极区116b的第二功函数。
如图20的截面图2000所示，在第一介电层1402以及第一和第二栅极结构110a和110b上形成第二介电层2002(例如，第二ILD层)。导电接触件120形成在第二介电层2002内。导电接触件120从第二介电层2002的顶面延伸到栅极结构110a。在一些实施例中，可以通过选择性蚀刻第二介电层2002以形成开口2004来形成导电接触件120。随后用导电材料填充开口2004以形成导电接触件120。可以在填充导电材料之后执行平坦化工艺(例如，化学机械抛光工艺)以使第二介电层2002和导电接触件120的上表面共面。在各种实施例中，导电材料可以包括钨、铜、铝铜或一些其他导电材料。
图21示出了形成具有晶体管器件的集成芯片的方法2100的一些实施例的流程图，该晶体管器件包括配置为改善器件性能的栅极结构。
虽然所公开的方法(例如，方法2100和3500)在本文中被示出并描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为具有限制意义。例如，一些动作可以以不同的顺序发生和/或与除了这里示出和/或描述的动作或事件之外的其他动作或事件同时发生。另外，可能不需要所有示出的动作来实现本文描述的一个或多个方面或实施例。此外，本文描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在框2102处，在衬底内形成隔离结构。隔离结构包括限定衬底中的第一和第二有源区的侧壁以及在隔离结构的上表面内限定一个或多个凹痕的表面。第一和第二有源区分别位于NMOS和PMOS区内。图10A至图10B示出了对应于框2102的一些实施例。
在框2104处，在第一和第二有源区上方形成具有栅极电介质的牺牲栅极结构和牺牲介电材料。图11A至图12B示出了对应于框2104的一些实施例。
在框2106处，在牺牲介电材料的相对侧上的第一有源区内形成第一掺杂区，并且在牺牲介电材料的相对侧上的第二有源区内形成第二掺杂区。图13A至图13B示出了对应于框2106的一些实施例。
在框2108处，在衬底上方以及牺牲介电材料周围形成第一介电层。图14示出了对应于框2108的一些实施例。
在框2110处，从牺牲栅极结构内去除一部分牺牲介电材料以形成第一和第二开口。图15示出了对应于框2110的一些实施例。
在框2112处，在第一和第二开口内形成一种或多种材料的第二组分。一种或多种材料的第二组分限定NMOS区内的一个或多个第二栅电极区和PMOS区内的一个或多个第一栅电极区。图16示出了对应于框2112的一些实施例。
在框2114，对一种或多种材料的第二组分执行平坦化工艺，以从第一介电层上去除过量的一种或多种材料的第二组分。图17示出了对应于框2114的一些实施例。
在框2116处，去除牺牲栅极材料的剩余部分以形成邻接NMOS区内的第二栅电极区的一个或多个第一开口，以及邻接PMOS区内的第一栅电极区的一个或多个第二开口。图18示出了对应于框2116的一些实施例。
在框2118处，在第一和第二开口内形成一种或多种材料的第一组分，以代替牺牲栅极材料的剩余部分。一种或多种材料的第一组分限定NMOS区内的一个或多个第一栅电极区，以及PMOS区内的一个或多个第二栅电极区。图19示出了对应于框2118的一些实施例。
在框2120处，在第一介电层上方形成第二介电层，并且在第二介电层内形成导电接触件。图20示出了对应于框2120的一些实施例。
图22A至图34示出了对应于形成具有晶体管器件的集成芯片的方法的一些可选实施例的截面图和俯视图，该晶体管器件包括配置为改善器件性能的栅极结构。虽然参考方法描述了图22A至图34，但是可以理解，图22A至图34所示的结构不限于该方法，而是可以单独地独立于该方法。
如图22A的俯视图2200和图22B的截面图2222所示，隔离结构104形成在衬底102内的沟槽103内。隔离结构104限定对应于第一晶体管类型(例如，NMOS晶体管)的第一区1002a内的第一有源区1062以及对应于第二晶体管类型(例如，PMOS晶体管)的第二区1002b内的第二有源区1064。第一有源区1062和第二有源区1064暴露衬底102的上表面102u。先前关于图10A至图10B讨论关于隔离结构104和有源区1062和1064的细节，因此，为了简洁起见，不再重复。
如图23A的俯视图2300和图23B的截面图2322所示，栅极电介质112形成在衬底102上方以及第一有源区1062和第二有源区1064内。先前关于图11A和11B讨论了栅极电介质112的细节，因此，为了简洁起见，不再重复。
如图24A的俯视图2400和图24B的截面图2442所示，牺牲栅极材料115形成在栅极电介质112上方以及隔离结构104中的凹痕内。牺牲栅极材料115和下面的栅极电介质112的组合称为牺牲栅极结构111。在一些实施例中，侧壁间隔件302可以沿牺牲栅极结构111的侧面形成。先前关于图12A和图12B讨论了关于牺牲栅极材料115和侧壁间隔件302的细节，因此，为了简洁起见，不再重复。
如图25A的俯视图2500和图25B的截面图2522所示，在第一有源区1062内的牺牲栅极材料115的相对侧上的衬底102内形成第一掺杂区124a和第二掺杂区126a。在第二有源区1064内的牺牲栅极材料115的相对侧上的衬底102内形成第一掺杂区124b和第二掺杂区126b。在一些实施例中，第一掺杂区124a和第二掺杂区126a可以通过第一注入工艺形成，而第一掺杂区124b和第二掺杂区126b可以通过第二注入工艺形成。例如，可以根据覆盖第二区1002b的第一掩模通过选择性地将第一掺杂物质(例如，包括n型掺杂剂，例如磷、砷等)注入到衬底102中来执行第一注入工艺。类似地，可以根据覆盖第一区1002a的第二掩模通过选择性地将第二掺杂物质(例如，包括p型掺杂剂，例如硼、镓等)注入到衬底102中来执行第二注入工艺。先前关于图13A和图13B讨论了关于掺杂区124a、126a、124b和126b的其他细节，因此，为了简洁起见，不再重复。
如图26的截面图2600所示，在衬底102上方形成第一介电层1402(例如，第一层间介电(ILD)层)。第一介电层1402覆盖牺牲层栅极材料115和侧壁间隔件302。执行平坦化工艺以从牺牲栅极材料115和侧壁间隔件302上方去除第一介电层1402。在各种实施例中，第一介电层1402可包括氧化物、PSG、低k电介质或一些其他电介质，并且可以通过气相沉积工艺(例如，CVD、PVD或ALD)形成。
如图27的截面图2700所示，去除牺牲栅极结构111内的牺牲栅极材料115。去除牺牲栅极材料115导致在侧壁间隔件302之间形成替换栅极腔2702a和2702b。替换栅极腔2702a位于NMOS区1002a内，并且替换栅极腔2702b位于PMOS区1002b内。
如图28的截面图2800所示，依次形成阻挡层2802、第一栅极金属2804和牺牲介电材料2806以填充替换栅极腔2702a和2702b。在一些实施例中，阻挡层2802配置为防止随后形成的金属(例如，第一栅极金属2804)扩散到栅极介电层112中。阻挡层2802可以由金属碳氮化物(例如碳氮化钛或碳氮化钽)或金属氮化物(如氮化钛或氮化钽)制成。在各种实施例中，阻挡层2802可以通过气相沉积技术(例如，PVD、CVD、PE-CVD、ALD等)形成。在一些实施例中，第一栅极金属2804可以包括p型栅极金属，例如镍、钴、钼、铂、铅、金、氮化钽、硅化钼、钌、铬、钨、铜等。在各种实施例中，第一栅极金属2804可以通过气相沉积技术(例如，PVD、CVD、PE-CVD、ALD等)形成。在一些实施例中，牺牲介电材料2806可包括旋涂玻璃(SOG)。
在形成牺牲介电材料2806之后，在牺牲介电材料2806上形成包括光敏材料2808的掩模层。图案化光敏材料2808以在光敏材料2808内限定第一和第二开口2810a和2810a，其中第一开口2810a位于第一区1002a内，第二开口2810b位于第二区1002b内。
如图29的截面图2900所示，根据光敏材料2808，将牺牲介电材料2806选择性地暴露于蚀刻剂，以便去除位于光敏材料2808内的第一和第二开口2810a和2810b下面的牺牲介电材料2806的部分。牺牲介电材料2806的剩余部分可以称为图案化的掩模2902，图案化的掩模2902具有位于第一区1002a内的一个或多个第一开口2904a和位于第二区1002b内的一个或多个第二开口2904b。
如图30的截面图3000所示，根据图案化的掩模2902，将第一栅极金属2804选择性地暴露于蚀刻剂，以便去除位于图案化的掩模2902内的第一和第二开口2904a和2904b之下的部分第一栅极金属2804。图案化的掩模2902保留在第二区1002b内的凹痕108上方，而第一区1002a内的凹痕108上方的图案化的掩模2902被去除。在蚀刻第一栅极金属2804之后，去除光敏材料2808的剩余部分和图案化的掩模2902。所得到的结构在图31的截面图3100中示出。
如图32的截面图3200所示，依次形成第二栅极金属3202和填充金属3204以填充替换栅极腔2702a和2702b以及第一栅极金属2804上方。在一些实施例中。第二栅极金属3202可以包括n型栅极金属，例如铝、钽、钛、铪、锆、硅化钛、氮化钽、氮化钽、铬、钨、铜、钛铝等。在各种实施例中，第二栅极金属3202可以通过气相沉积技术(例如，PVD、CVD、PE-CVD、ALD等)形成。填充金属3204可包括铝、钨、金、铂、钴、其他合适的金属、它们的合金或它们的组合。可以通过使用PVD工艺、CVD工艺、镀工艺、ALD工艺等或它们的组合来沉积填充金属3204。
如图33的截面图3300所示，对填充金属3204执行平坦化工艺直到到达第一介电层1402。平坦化工艺产生NMOS区1002a中的第一栅极结构110a和PMOS区1002b中的第二栅极结构110b。第一栅极结构110a包括第一和第二栅电极区114a和116a，其中第一栅极金属2804不存在于第一栅电极区114a中，但存在于第二栅电极区116a内。以这种方式，第一和第二栅电极区114a和116a具有不同的功函数。例如，如果第一栅极金属2804是具有比n型栅极金属更高的功函数的p型栅极金属，则第二栅电极区116a具有比第一栅电极区114a更高的功函数。PMOS区1002b内的第二栅极结构110b包括第一和第二栅电极区114b和116b，其中第一栅极金属2804存在于第一栅电极区114b内，但不存在于第二栅电极区116b中。以这种方式，第一和第二栅电极区114b和116b具有不同的功函数。例如，如果第一栅极金属2804是具有比n型栅极金属更高的功函数的p型栅极金属，则第一栅电极区114b具有比第二栅电极区116b更高的功函数。
如图34的截面图3400所示，在第一介电层1402以及第一和第二栅极结构110a和110b上形成第二介电层3402(例如，第二ILD层)。导电接触件120形成在第二介电层3402内。导电接触件120从第二介电层3402的顶面延伸到栅极结构110a。在一些实施例中，可以通过选择性蚀刻第二介电层3402以形成开口3404来形成导电接触件120。随后用导电材料填充开口3404以形成导电接触件120。可以在填充导电材料之后执行平坦化工艺(例如，化学机械抛光工艺)以使第二介电层3402和导电接触件120的上表面共面。在各种实施例中，导电材料可以包括钨、铜、铝铜或一些其他导电材料。
图35示出了形成具有晶体管器件的集成芯片的方法3500的一些可选实施例的流程图，该晶体管器件包括配置为改善器件性能的栅极结构。
在框3502处，在衬底内形成隔离结构。隔离结构包括限定衬底中的第一和第二有源区的侧壁以及在隔离结构的上表面内限定一个或多个凹痕的表面。第一和第二有源区分别在NMOS和PMOS区内。图22A至图22B示出了对应于框3502的一些实施例。
在框3504处，在第一和第二有源区上方形成具有栅极电介质的牺牲栅极结构和牺牲介电材料。图23A至图24B示出了对应于框3504的一些实施例。
在框3506处，在牺牲介电材料的相对侧上的第一有源区内形成第一掺杂区，并且在牺牲介电材料的相对侧上的第二有源区内形成第二掺杂区。图25A至图25B示出了对应于框3506的一些实施例。
在框3508处，在衬底上和牺牲介电材料周围形成第一介电层。图26示出了对应于框3508的一些实施例。
在框3510处，从牺牲栅极结构内去除牺牲栅极材料以形成替换栅极腔。图27示出了对应于框3510的一些实施例。
在框3512处，依次形成阻挡层、第一栅极金属和牺牲介电材料以填充替换栅极腔。图28示出了对应于框3512的一些实施例。
在框3514处，图案化牺牲介电材料以形成图案化的掩模。图29示出了对应于框3514的一些实施例。
在框3516处，使用图案化的掩模作为蚀刻掩模来图案化第一栅极金属。图30示出了对应于框3516的一些实施例。
在框3518处，从替换栅极腔内去除牺牲介电材料。图31示出了对应于框3518的一些实施例。
在框3520处，在替换栅极腔内和第一栅极金属上方形成第二栅极金属和填充金属。图32示出了对应于框3520的一些实施例。
在框3522处，执行平坦化工艺以从第一介电层上方去除过量的填充金属和第二栅极金属。图33示出了对应于框3522的一些实施例。
在框3524处，在第一介电层上方形成第二介电层，并且在第二介电层内形成导电接触件。图34示出了对应于框3524的一些实施例。
基于以上讨论，可以看出本发明提供了优点。然而，应该理解，其他实施例可以提供额外的优点，并且并非所有优点都必须在此公开，并且并非所有实施例都需要特别的优点。一个优点是减小了扭结效应，因为源极区和漏极区的宽度小于沟道区的宽度，并且因为不同的栅电极区具有不同的功函数。另一个优点是可以改善饱和漏极电流(IDSAT)(例如，改善超过10％)，因为源极区和漏极区具有比沟道区更小的宽度，并且因为不同的栅电极区具有不同的功函数。另一个优点是可以减小窄宽度效应，因为源极区和漏极区的宽度小于沟道区的宽度，并且因为不同的栅电极区具有不同的功函数。
在一些实施例中，集成芯片包括衬底、隔离结构和栅极结构。隔离结构包括衬底内的一种或多种介电材料，并且具有限定衬底中的有源区的侧壁。有源区具有沟道区、源极区和沿第一方向通过沟道区与源极区分隔开的漏极区。源极区沿着垂直于第一方向的第二方向具有第一宽度。漏极区沿第二方向具有第二宽度。沟道区沿第二方向具有第三宽度，并且第三宽度大于第一宽度和第二宽度。栅极结构包括具有一种或多种材料的第一组分的第一栅电极区和具有与一种或多种材料的第一组分不同的一种或多种材料的第二组分的第二栅电极区。
在上述集成芯片中，其中，所述隔离结构具有限定一个或多个凹痕的表面，所述一个或多个凹痕凹陷至所述隔离结构的最上表面下方。
在上述集成芯片中，其中，所述隔离结构具有限定一个或多个凹痕的表面，所述一个或多个凹痕凹陷至所述隔离结构的最上表面下方，其中，所述第二栅电极区位于所述一个或多个凹痕上方。
在上述集成芯片中，其中，所述隔离结构具有限定一个或多个凹痕的表面，所述一个或多个凹痕凹陷至所述隔离结构的最上表面下方，其中，所述第二栅电极区位于所述一个或多个凹痕上方，其中，所述第一栅电极区位于所述一个或多个凹痕上方。
在上述集成芯片中，其中，所述隔离结构具有限定一个或多个凹痕的表面，所述一个或多个凹痕凹陷至所述隔离结构的最上表面下方，其中，所述第二栅电极区沿着所述第二方向通过所述第一栅电极区与所述一个或多个凹痕分隔开。
在上述集成芯片中，其中，所述第二栅电极区沿着所述第一方向延伸超过所述沟道区的相对侧。
在上述集成芯片中，其中，所述第一栅电极区沿着所述第一方向的长度大于所述沟道区沿着所述第一方向的长度。
在上述集成芯片中，其中，所述第一栅电极区沿着所述第一方向的长度大于所述沟道区沿着所述第一方向的长度，其中，所述第二栅电极区沿着所述第一方向的长度小于所述第一栅电极区沿着所述第一方向的长度。
在上述集成芯片中，其中，所述第一栅电极区沿着所述第一方向的长度大于所述沟道区沿着所述第一方向的长度，其中，所述第二栅电极区沿着所述第一方向的长度大于所述沟道区沿着所述第一方向的长度。
在上述集成芯片中，其中，所述有源区在直接位于所述第二栅电极区下方的位置处在所述第一宽度和所述第三宽度之间变化。
在上述集成芯片中，其中，所述一种或多种材料的第一组分包括n型栅极金属，并且所述一种或多种材料的第二组分包括p型栅极金属。
在上述集成芯片中，其中，所述一种或多种材料的第一组分的功函数与所述一种或多种材料的第二组分的功函数不同。
在上述集成芯片中，其中，所述第一栅电极区沿着所述第一方向和沿着所述第二方向横向邻接所述第二栅电极区。
在一些实施例中，集成芯片包括隔离结构、第一掺杂区、第二掺杂区和栅极结构。隔离结构布置在衬底内并在衬底中限定有源区。第一掺杂区设置在有源区内。第二掺杂区设置在有源区内并且沿着第一方向通过有源区的中间区与第一掺杂区分隔开。有源区的中间区沿垂直于第一方向的第二方向延伸超过第一掺杂区的相对侧。栅极结构沿第二方向在有源区上延伸。栅极结构包括具有第一功函数的第一栅电极区和具有与第一功函数不同的第二功函数的多个第二栅电极区。第二栅电极区由第一栅电极区的中心部分分隔开。
在上述集成芯片中，其中，所述第二栅电极区沿着所述第二方向布置。
在上述集成芯片中，其中，所述第一栅电极区包括围绕所述第二栅电极区的外围部分。
在上述集成芯片中，其中，所述第一栅电极区包括n型栅极金属，并且所述第二栅电极区包括p型栅极金属。
在一些实施例中，一种形成集成芯片的方法包括：在衬底中的沟槽内形成隔离结构，其中隔离结构限定源极区、漏极区和沟道区，沟道区沿第一方向布置在源极区与漏极区之间并且沿着垂直于第一方向的第二方向延伸超过源极区和漏极区；在沟道区中沉积牺牲栅极材料；以及用栅极结构替换牺牲栅极材料，其中栅极结构包括具有一种或多种材料的第一组分的第一栅电极区和具有与一种或多种材料的第一组分不同的一种或多种材料的第二组分的第二栅电极区。
在上述方法中，其中，用所述栅极结构替换所述牺牲栅极材料包括：去除所述牺牲栅极材料的第一部分以形成延伸穿过所述牺牲栅极材料的开口；在所述开口中沉积所述一种或多种材料的第一组分；在所述一种或多种材料的第一组分的侧壁之间去除所述牺牲栅极材料的第二部分；和在所述一种或多种材料的第一组分的侧壁之间沉积所述一种或多种材料的第二组分。
在上述方法中，其中，用所述栅极结构替换所述牺牲栅极材料包括：去除所述牺牲栅极材料以在侧壁间隔件之间形成替换栅极腔；在所述替换栅极腔中沉积所述一种或多种材料的第二组分；图案化所述一种或多种材料的第二组分；以及在图案化的一种或多种材料的第二组分上沉积所述一种或多种材料的第一组分。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成芯片，包括：
衬底；
隔离结构，包括位于所述衬底内的一种或多种介电材料，并且具有限定所述衬底中的有源区的侧壁，其中，所述有源区具有沟道区、源极区和沿第一方向通过所述沟道区与所述源极区分隔开的漏极区，所述源极区沿着垂直于所述第一方向的第二方向具有第一宽度，所述漏极区沿所述第二方向具有第二宽度，并且所述沟道区沿所述第二方向具有第三宽度，并且所述第三宽度大于所述第一宽度和所述第二宽度，所述隔离结构具有限定一个或多个凹痕的表面，所述一个或多个凹痕凹陷至所述隔离结构的最上表面下方；以及
栅极结构，在所述沟道区上延伸，所述栅极结构包括具有一种或多种材料的第一组分的第一栅电极区和具有与所述一种或多种材料的第一组分不同的一种或多种材料的第二组分的第二栅电极区，所述第一栅电极区和所述第二栅电极区沿所述第二方向横向相邻排列，所述第二栅电极区位于所述一个或多个凹痕上方。
2.根据权利要求1所述的集成芯片，其中，所述第一栅电极区和所述第二栅电极区沿所述第二方向一个接另一个地布置。
3.根据权利要求1所述的集成芯片，其中，所述一个或多个凹痕围绕所述有源区。
4.根据权利要求1所述的集成芯片，其中，所述一种或多种材料的第二组分的功函数大于所述一种或多种材料的第一组分的功函数。
5.根据权利要求2所述的集成芯片，其中，所述第二栅电极区沿着所述第二方向通过所述第一栅电极区与所述一个或多个凹痕分隔开。
6.根据权利要求1所述的集成芯片，其中，所述第二栅电极区沿着所述第一方向延伸超过所述沟道区的相对侧。
7.根据权利要求1所述的集成芯片，其中，所述第一栅电极区沿着所述第一方向的长度大于所述沟道区沿着所述第一方向的长度。
8.根据权利要求7所述的集成芯片，其中，所述第二栅电极区沿着所述第一方向的长度小于所述第一栅电极区沿着所述第一方向的长度。
9.根据权利要求7所述的集成芯片，其中，所述第二栅电极区沿着所述第一方向的长度大于所述沟道区沿着所述第一方向的长度。
10.根据权利要求1所述的集成芯片，其中，所述有源区在直接位于所述第二栅电极区下方的位置处在所述第一宽度和所述第三宽度之间变化。
11.根据权利要求1所述的集成芯片，其中，所述一种或多种材料的第一组分包括n型栅极金属，并且所述一种或多种材料的第二组分包括p型栅极金属。
12.根据权利要求1所述的集成芯片，其中，所述一种或多种材料的第一组分的功函数与所述一种或多种材料的第二组分的功函数不同。
13.根据权利要求1所述的集成芯片，其中，所述第一栅电极区沿着所述第一方向和沿着所述第二方向横向邻接所述第二栅电极区。
14.一种集成芯片，包括：
隔离结构，布置在衬底内并在所述衬底中限定有源区；
第一掺杂区，设置在所述有源区内；
第二掺杂区，设置在所述有源区内并且沿着第一方向通过所述有源区的中间区与所述第一掺杂区分隔开，其中，所述有源区的中间区沿垂直于所述第一方向的第二方向延伸超过第一掺杂区的相对侧，所述隔离结构具有限定一个或多个凹痕的表面，所述一个或多个凹痕凹陷至所述隔离结构的最上表面下方；以及
栅极结构，沿所述第二方向在所述有源区上延伸，所述栅极结构包括具有第一功函数的第一栅电极区和具有与所述第一功函数不同的第二功函数的多个第二栅电极区，所述第二栅电极区由所述第一栅电极区的中心部分分隔开，所述第二栅电极区位于一个或多个凹痕上方。
15.根据权利要求14所述的集成芯片，其中，所述第二栅电极区沿着所述第二方向布置。
16.根据权利要求14所述的集成芯片，其中，所述第一栅电极区包括围绕所述第二栅电极区的外围部分。
17.根据权利要求14所述的集成芯片，其中，所述第一栅电极区包括n型栅极金属，并且所述第二栅电极区包括p型栅极金属。
18.一种形成集成芯片的方法，包括：
在衬底中的沟槽内形成隔离结构，其中，所述隔离结构限定源极区、漏极区和沟道区，所述沟道区沿第一方向布置在所述源极区与所述漏极区之间并且沿着垂直于所述第一方向的第二方向延伸超过所述源极区和所述漏极区，所述隔离结构具有限定一个或多个凹痕的表面，所述一个或多个凹痕凹陷至所述隔离结构的最上表面下方；
在所述沟道区中沉积牺牲栅极材料；以及
用栅极结构替换所述牺牲栅极材料，其中，所述栅极结构包括具有一种或多种材料的第一组分的第一栅电极区以及具有与所述一种或多种材料的第一组分不同的一种或多种材料的第二组分的第二栅电极区，所述第一栅电极区和所述第二栅电极区沿所述第二方向横向相邻排列，所述第二栅电极区位于一个或多个凹痕上方。
19.根据权利要求18所述的方法，其中，用所述栅极结构替换所述牺牲栅极材料包括：
去除所述牺牲栅极材料的第一部分以形成延伸穿过所述牺牲栅极材料的开口；
在所述开口中沉积所述一种或多种材料的第一组分；
在所述一种或多种材料的第一组分的侧壁之间去除所述牺牲栅极材料的第二部分；和
在所述一种或多种材料的第一组分的侧壁之间沉积所述一种或多种材料的第二组分。
20.根据权利要求18所述的方法，其中，用所述栅极结构替换所述牺牲栅极材料包括：
去除所述牺牲栅极材料以在侧壁间隔件之间形成替换栅极腔；
在所述替换栅极腔中沉积所述一种或多种材料的第二组分；
图案化所述一种或多种材料的第二组分；以及
在图案化的一种或多种材料的第二组分上沉积所述一种或多种材料的第一组分。
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