CN1613141A - 用于限制在浅沟槽隔离工艺之后形成凹坑的方法 - Google Patents
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Abstract
一种用于限制在浅沟槽隔离结构中形成凹坑(305)的方法。该方法包括：提供一在硅区域(260)中形成的其内有淀积的氧化物(290)的沟槽(285)；氧化该硅区域(260)的顶层，以在该硅区域(260)顶上形成一层热氧化物(302)；以及相对于该淀积的氧化物(290)选择地刻蚀该热氧化物(302)。
Description
技术领域
本发明涉及半导体器件的制造。具体言之，涉及一种用于限制在半导体器件中使用的浅沟槽隔离(STI)结构中形成凹坑(divot)的方法。
背景技术
半导体器件制造中尺寸更小、速度更快以及更加密集地器件封装的发展趋势导致了STI的发展，随着栅极电介质变得更薄，氮注入栅极电介质。在STI技术中，并且在半导体衬底中刻蚀一个包围在诸如晶体管的半导体器件周围的沟槽，然后用电介质材料进行填充。在氮注入栅极电介质技术中，为了提高栅极的介电常数，在栅极氧化物中导入氮原子。该注入的副作用是加快了STI电介质的刻蚀速率。加快STI电介质的刻蚀速率导致增加了STI凹坑的出现倾向及尺寸。
图1是一半导体晶体管的顶视图，举例说明了STI结构。在图1中，半导体器件100(本例中是互补金属氧化物硅(CMOS)晶体管)被STI电介质105包围。半导体器件100包括在硅中形成的并被沟道区115分隔的源/漏区110。在沟道区115上形成栅极120(通常是在栅极电介质上的多晶硅)，并且与源/漏区110交叠。在STI 105中与半导体器件100相邻地形成了凹坑125。
图2是透过图1中2-2的侧视图。图2示例了在绝缘层硅材料(SOI)技术中制造的图1中的器件。在SOI技术中，在硅衬底上形成一层氧化物，并在该氧化物层上形成硅层。在图2中，在埋层氧化物(BOX)层135的顶上形成沟道区115和STI 105。在STI 105和沟道区115上面形成栅极电介质130和栅极120。在STI 105中该STI与沟道区115的交界处清楚地示例了凹坑125。在栅极120的下面，沟道区115的厚度是“D1”，但是在STI105与沟道区115的交界处，由于在STI中存在凹坑125，所以沟道区115的厚度下降至厚度“D2”。栅极电介质130和栅极120填充了凹坑125形成了“转角器件”。因为“D2”小于“D1”，所以在沟道区115中靠近凹坑125的地方会在低于器件中央部分的正常的开启电压的电压下形成导电反向层，因此转角器件将导致漏电。
再次参照图1，凹坑125沿着半导体器件100的整个周边延伸。除了上述的“转角”器件之外，在确定栅极120期间为了从该凹坑上去除多晶硅，凹坑125还会导致需要过刻蚀栅极多晶硅。如果没有从凹坑125上去除多晶硅，则栅极与源极/漏极可能发生短路。如果过刻蚀太多，则在确定栅极120期间可能出现透过栅极氧化物130(见图2)的通孔，导致下面的硅的不必要的刻蚀。一种消除或减少形成STI凹坑的方法可能消除或减少漏电问题以及与多晶硅刻蚀相关的问题。然而，为了经济可行，这样的方法必须尽可能少地改变目前的制造工艺。
发明内容
本发明的第一个方面是一种用于限制在浅沟槽隔离结构中形成凹坑的方法，其包括：提供在硅区域中形成的其内有淀积的氧化物的沟槽；氧化该硅区域的顶层，以在该硅区域顶上形成一层热氧化物；以及关于该淀积的氧化物选择地刻蚀该热氧化物。
本发明的第二个方面是一种用于形成浅沟槽隔离结构的方法，其包括：在硅区域上形成一层热氧化物；透过该层热氧化物进入到该硅区域形成一沟槽；用淀积的氧化物填充该沟槽；以及关于该淀积的氧化物选择地刻蚀该热氧化物。
本发明的第三个方面是一种用于形成浅沟槽隔离结构的方法，其包括：在硅区域上形成第一层热氧化物；透过该第一层热氧化物进入到该硅区域形成沟槽；用淀积的氧化物填充该沟槽；去除该第一层热氧化物及该淀积的氧化物的顶面部分；在该硅区域上形成第二层热氧化物；以及关于该淀积的氧化物选择地刻蚀该第二层热氧化物的预定区域。
附图说明
在后附的权利要求中将阐明本发明的特征。然而，当参照附图阅读下面的示例性实施例的详细说明时，将会更好的理解本发明的实质，其中：
图1是半导体晶体管的顶视图，举例说明了STI凹坑；
图2是透过图1中2-2的侧视图；
图3A至图3G是局部剖面图，举例说明了STI凹坑的形成；以及
图4A至图4G是局部剖面图，举例说明了依照本发明的减少形成STI凹坑的方法。
具体实施方式
图3A至图3G是局部剖面图，举例说明了STI凹坑的形成。在图3A中，硅衬底140具有顶面145。在该硅衬底140的顶面145上形成的是具有顶面155的BOX层150。在BOX层150的顶面155上形成的是具有顶面165的硅层160。在一个例子中，硅层160的厚度约为300至2000埃。在硅层160的顶面165上形成的是具有顶面175的衬垫氧化物层170。在衬垫氧化物层170的顶面175上形成的是衬垫氮化物层180。在一个例子中，衬垫氧化物层170是通过氧化硅层160的上面部分形成的热氧化物，其厚度约为60至250埃，衬垫氮化物层180是通过化学气相淀积(CVD)工艺形成的，其厚度约为500至1500埃。
在图3B中，透过衬垫氮化物层180、衬垫氧化物层170以及硅层160形成沟槽185，露出BOX层150的顶面155。通过在衬垫氮化物层180上形成并图形化光刻胶层、等离子体刻蚀该衬垫氮化物层、剥除该光刻胶层、湿法刻蚀该衬垫氧化物层以及等离子体刻蚀该硅层形成沟槽185。沟槽185的宽是“W1”。在一个例子中，“W1”是500埃或更大。
在图3C中，沟槽185(见图3B)中填充了电介质，在本例中，填充了高浓度等离子体(HDP)氧化物；化学-机械剖光(CMP)该氧化物形成STI 190；去除衬垫氮化物层180(见图3B)。去除衬垫氮化物层180使衬垫氧化物层170的厚度从约60至250埃减小到约45至250埃。
在图3D中，使用稀氢氟酸刻蚀剂(HDF)去除衬垫氧化物层170(见图3C)，露出硅层160的顶面165。HDF含有以重量计的1份49％HF和8份水的水溶液。在DHF中，STI 190的HDP氧化物的刻蚀速率大约是DHF中衬垫氧化物层170的热氧化物的刻蚀速率的一倍至三倍。为了确保去除所有的衬垫氧化物层170，需要执行过刻蚀。虽然仅存在约45至250埃的衬垫氧化物层，但在DHF中该衬垫氧化物层去除过程的刻蚀时间选择成要能够去除约70至400埃的衬垫氧化物。也去除了STI 190的一部分。在去除衬垫氧化物层170之后，STI190在硅层160的顶面165之上延伸出一段距离“D3”。在一个例子中，“D3”约为700至1300埃。由于DHF对于氧化物是各向同性刻蚀剂，即，DHF在所有的方向上同样地刻蚀，所以沿着STI 190的露出部分的周围形成凹形195。
在图3E中，在硅层160的顶面165上热生长牺牲氧化物层200。按照热氧化工艺的特性，硅层160的上面部分转变成硅氧化物。在一个例子中，牺牲氧化物层200厚度为40至250埃。在此处可执行各种制造工艺。例如，在制造互补金属氧化物硅(CMOS)器件时，可执行N阱和P阱的离子注入。牺牲氧化物层200的目的是保护硅层160的顶面165。
在图3F中，使用DHF去除牺牲氧化物层200(见图3E)。为了确保去除所有的牺牲氧化物层200，需要执行过刻蚀。虽然仅存在约40至250埃的牺牲氧化物层，但在DHF中该牺牲氧化物层去除过程的刻蚀时间选择成要能够去除约70至400埃的牺牲氧化物。继续该CMOS器件的例子，在硅层160的顶面165上生长厚度约为20至70埃的热栅极氧化物层202。然后执行氮离子注入。
在图3G中，在缓冲氢氟酸(BHF)中刻蚀栅极氧化物层202。BHF含有以重量计的一份49％HF、五份30％NH4OH和八份水。BHF对于氧化物是各向同性刻蚀剂。无论氮离子注入撞击到STI 190的哪里，在BHF中该HDP氧化物的刻蚀速率都从大约是热氧化物刻蚀速率的1.5倍增加到大约是热氧化物刻蚀速率的6倍。为了确保刻蚀完全穿透该栅极氧化物层，需要执行过刻蚀。虽然仅存在约20至70埃的栅极氧化物层，但在BHF中该栅极氧化物层的刻蚀过程的刻蚀时间选择成要能够去除约40至140埃的栅极氧化物。当刻蚀栅极氧化物时，在BHF中氮注入HDP的刻蚀速率的增加导致了沿着STI 190的周围形成大的凹坑205。凹坑205在硅层160的顶面165的下面延伸直线距离“D5”，宽度是直线距离“D6”。在一个例子中，“D5”和“D6”超过约500埃。
图4A至图4G是局部剖面图，举例说明了依照本发明的减少形成STI凹坑的方法。在图4A中，硅衬底240具有顶面245。在该硅衬底240的顶面245上形成的是具有顶面255的BOX层250。在BOX层250的顶面255上形成的是具有顶面265的硅层260。在一个例子中，硅层260的厚度约为300至2000埃。在硅层260的顶面265上形成的是具有顶面275的衬垫氧化物层270。在衬垫氧化物层270的顶面275上形成的是衬垫氮化物层280。在一个例子中，衬垫氧化物层270是通过氧化硅层270的上面部分形成的热氧化物，其厚度约为60至250埃，衬垫氮化物层280是通过CVD工艺形成的，其厚度约为500至1500埃。
在图4B中，透过衬垫氮化物层280、衬垫氧化物层270以及硅层260形成沟槽285，露出BOX层250的顶面255。通过在衬垫氮化物层280上形成并图形化光刻胶层、等离子体刻蚀该衬垫氮化物层、剥除该光刻胶层、湿法刻蚀该衬垫氧化物层以及等离子体刻蚀该硅层形成沟槽285。沟槽285的宽是“W2”。在一个例子中，“W2”是500埃或更大。
在图4C中，沟槽285(见图4B)中填充了电介质，在本例中，填充了高浓度等离子体(HDP)氧化物；化学-机械剖光(CMP)该氧化物形成STI 290；并去除衬垫氮化物层280(见图4B)。在由美国加利福尼亚州圣和塞的Novellus公司制造的Concept Tool中通入SiH4和O2的气体混合物，在功率约为3600至4000瓦以及压力约为100毫米汞柱时可形成HDP氧化物。或者，STI 290的电介质还可包括高温CVD(HTCVD)氧化物、低压CVD(LPCVD)氧化物、四乙氧基硅烷(TEOS)氧化物和其它的淀积的氧化物。去除衬垫氮化物层280使衬垫氧化物层270的厚度从约60至250埃减小到约45至250埃。
在图4D中，使用DHF去除衬垫氧化物层270(见图4C)，露出硅层260的顶面265。DHF含有将以重量计的1份49％HF加入到80份水的水溶液。在DHF中，STI 290的HDP氧化物的刻蚀速率大约是DHF中衬垫氧化物层270的热氧化物的刻蚀速率的一倍至两倍。为了确保去除所有的衬垫氧化物层270，需要执行过刻蚀。虽然仅存在约45至250埃的衬垫氧化物层，但在DHF中该衬垫氧化物层去除过程的刻蚀时间选择成要能够去除约70至400埃的衬垫氧化物。
或者，可以使用化学氧化物去除(COR)工艺来去除衬垫氧化物层270。COR是一种两步工艺。可以在由美国加利福尼亚州圣克拉拉的AME公司制造的AMAT 5000工具中，通入流速约为1至35sccm的NH3和流速约为0至100sccm的HF的气体混合物，在压力为2至100毫米汞柱以及温度约为15至35摄氏度时执行COR的第一步。在第一步中形成了自钝化氧化物层和二氟化氢铵副产物。COR的第二步是在100摄氏度的环境下热解吸退火。重复执行第一步与第二步，重复次数与去除氧化物预期厚度所需的次数相同。在COR中STI 290的HDP氧化物的刻蚀速率与COR中衬垫氧化物层270的热氧化物的刻蚀速率大致相同。为了确保去除所有的衬垫氧化物层270，需要执行过刻蚀。虽然仅存在约45至250埃的衬垫氧化物层，但要执行足够次数的该COR衬垫氧化物层的去除过程，以去除约60至400埃的衬垫氧化物。
也去除了STI 290的一部分。在去除衬垫氧化物层270之后，STI290在硅层260的顶面265之上延伸出一段距离“D7”。在一个例子中，使用COR工艺的“D7”约为800至1500埃，使用DHF刻蚀剂的约为700至1300埃。由于COR和DHF对于氧化物都是各向同性的刻蚀剂，所以沿着STI 290的露出部分的周围形成凹形295。
在图4E中，在硅层260的顶面265上热生长牺牲氧化物层300。按照热氧化工艺的特性，硅层260的上面部分转变成硅氧化物。在一个例子中，牺牲氧化物层300厚度为40至250埃。在此处可执行各种制造工艺。例如，在制造互补金属氧化物硅(CMOS)器件时，可执行N阱和P阱的离子注入。牺牲氧化物层300的目的是保护硅层260的顶面265。
在图4F中，使用DHF去除牺牲氧化物层300(见图4E)。为了确保去除所有的牺牲氧化物层300，需要执行过刻蚀。虽然仅存在约40至250埃的牺牲氧化物层，但在DHF中该牺牲氧化物层去除过程的刻蚀时间选择成要能够去除约70至400埃的牺牲氧化物。
或者可以使用COR工艺去除牺牲氧化物层300。虽然仅存在约40至250埃的牺牲氧化物层，但要执行足够次数的该COR衬垫氧化物层的去除过程，以去除约60至400埃的牺牲氧化物层300。
继续该CMOS器件的例子，在硅层260的顶面265上生长厚度约为20至70埃的热栅极氧化物层302。然后执行氮离子注入。
在图4G中，使用COR工艺来刻蚀栅极氧化物层302。无论氮离子注入撞击到STI 290的哪个位置，该HDP氧化物的COR刻蚀速率都降低到热氧化物刻蚀速率的一半或更少。换言之，栅极(热)氧化物的刻蚀速率与氮注入HDP(淀积)氧化物的刻蚀速率的比值至少是1∶1。为了确保刻蚀完全穿透该栅极氧化物层，需要执行过刻蚀。要执行足够次数的该COR栅极氧化物层的去除过程，以去除约40至140埃的栅极氧化物。当刻蚀栅极氧化物时，通过COR处理和COR氧化物刻蚀的自身局限性，降低了氮注入HDP的刻蚀速率，导致消除了沿着STI 290周围的凹坑305或减少了凹坑305的尺寸。凹坑305在硅层260的顶面265的下面延伸一段距离“D8”，宽度是“D9”。在一个例子中，“D8”约为0至20埃，“D9”约为0至250埃。
表I显示了当使用DHF和BHF剥除(刻蚀)衬垫氧化物层、牺牲氧化物层和栅极氧化物层时与使用COR工艺剥除(去除)衬垫氧化物层、牺牲氧化物层和栅极氧化物层时，HDP(STI)氧化物损耗量(基于实验测量)的对比情况。
| HDP(STI)氧化物损耗量 | |||
| 工艺 | 衬垫氧化物的剥除 | 牺牲氧化物的剥除 | 栅极氧化物的剥除 |
| DHFBHF | 120 | 120 | 370 |
| COR | 80 | 72 | 37 |
从表I可以看出，当用于栅极氧化物的剥除时，使用COR在没有去除HDP(STI)方面是最有效的(具有比其它方法小10倍的HDP损耗)，而且当用于衬垫氧化物和牺牲氧化物的剥除时，在HDP(STI)方面也有明显的效果。在两种方法中(DHF/BHF对COR)，该HDP(STI)都经过了氮离子注入，并且两种方法中剥除的衬垫氧化物、牺牲氧化物和栅极氧化物的厚度是相同的。因为该衬垫氧化物、牺牲氧化物和栅极氧化物具有不同的厚度，需要不同的刻蚀次数，所以HDP(STI)的损耗量是不同的。
为了理解本发明而给出了上述本发明的实施例的说明。应当理解，本发明并不局限于上述说明的特定的实施例，对于本领域普通技术人员来讲，在不脱离本发明范围的情况下，能够有不同的修改、调整和替换。例如，氮注入可以由其它的原子注入替代，例如，氩、氢、磷、砷、硼、氦和锗等。此外，尽管对于SOI技术举例并说明了本发明，但本发明也适用于块状硅材料技术。因此，其意图是下面的权利要求覆盖所有落入本发明的精神实质和范围内的如此的修改和变化。
工业适用性
本发明可用于半导体器件的制造。具体言之，本发明可用于限制在半导体器件的浅沟槽隔离(STI)结构中形成凹坑。
Claims (11)
1、一种用于限制在浅沟槽隔离结构中形成凹坑的方法，其包括：
提供在硅区域(260)中形成的其内有淀积的氧化物(290)的沟槽(285)；
氧化所述硅区域(260)的顶层，以在所述硅区域(260)的顶上形成一层热氧化物(302)；以及
关于所述淀积的氧化物(290)选择地刻蚀所述热氧化物(302)。
2、一种用于形成浅沟槽隔离结构的方法，其包括：
在硅区域(260)上形成第一层热氧化物(270)；
透过所述第一层热氧化物(270)进入到所述硅区域(260)形成沟槽(285)；
用淀积的氧化物(290)填充所述沟槽(285)；
去除所述第一层热氧化物(270)及所述淀积的氧化物(290)的顶面部分；
在所述硅区域(260)上形成第二层热氧化物(302)；以及
相对于所述淀积的氧化物(290)选择地刻蚀所述第二层热氧化物(302)的预定区域。
3、如权利要求1或2所述的方法，其中该选择地刻蚀不会沿着所述沟槽(285)的外围形成凹坑(305)，或会沿着所述沟槽(285)的外围形成凹坑(305)，这样该凹坑(305)的最大线性尺寸(D8、D9)不超过500埃。
4、如权利要求1或2所述的方法，其中热氧化物(302)的刻蚀速率与淀积的氧化物(290)的刻蚀速率之比至少是1∶1。
5、如权利要求1或2所述的方法，其中所述淀积的氧化物(290)是从下列组成的组中选出的：高浓度等离子体氧化物、高温化学气相淀积的氧化物、低压化学气相淀积的氧化物和四乙氧基硅烷氧化物。
6、如权利要求1或2所述的方法，其中关于所述淀积的氧化物(290)选择地刻蚀所述热氧化物层(302)的步骤是化学氧化物去除过程。
7、如权利要求6所述的方法，其中所述化学氧化物去除过程包括至少一次NH3和HF气相刻蚀以及其后的至少一次解吸退火。
8、如权利要求1所述的方法，还包括注入所述层的热氧化物(302)和所述淀积的氧化物(290)的步骤，注入的原子种类选自氮、氩、氢、磷、砷、硼、氦和锗组成的组。
9、如权利要求2所述的方法，还包括注入所述第二层热氧化物(302)和所述淀积的氧化物(290)的步骤，注入的原子种类(specices)选自氮、氩、氢、磷、砷、硼、氦和锗组成的组。
10、如权利要求2所述的方法，其中去除所述第一层热氧化物(270)和所述淀积的氧化物(290)的顶面部分的所述步骤是使用选自下列各工艺中的一种工艺执行的：稀HF刻蚀、缓冲HF刻蚀以及化学氧化物去除。
11、如权利要求2所述的方法，还包括以下步骤：
在去除所述的第一层热氧化物(270)之后，在硅区域(260)上形成第三层热氧化物(300)；
去除所述的第三层热氧化物(300)和所述淀积的氧化物(290)的额外的顶面部分；
其中所述的去除步骤选自下列各工艺组成的组：稀HF刻蚀、缓冲HF刻蚀以及化学氧化物去除。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101958268B (zh) * | 2009-07-21 | 2012-05-30 | 中芯国际集成电路制造(上海)有限公司 | 隔离结构的制作方法 |
| CN102543672A (zh) * | 2010-12-22 | 2012-07-04 | 中芯国际集成电路制造(上海)有限公司 | 去除自然氧化硅层和形成自对准硅化物的方法 |
| CN102569161A (zh) * | 2010-12-22 | 2012-07-11 | 无锡华润上华半导体有限公司 | 半导体器件制造方法 |
| CN103151295A (zh) * | 2011-12-07 | 2013-06-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN109786436A (zh) * | 2017-11-14 | 2019-05-21 | 台湾积体电路制造股份有限公司 | 集成芯片及其形成方法 |
| CN111129011A (zh) * | 2018-10-30 | 2020-05-08 | 台湾积体电路制造股份有限公司 | 集成芯片及其形成方法 |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004072063A (ja) * | 2002-06-10 | 2004-03-04 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| US6713385B1 (en) * | 2002-10-31 | 2004-03-30 | Intel Corporation | Implanting ions in shallow trench isolation structures |
| US6905941B2 (en) * | 2003-06-02 | 2005-06-14 | International Business Machines Corporation | Structure and method to fabricate ultra-thin Si channel devices |
| US20050227494A1 (en) * | 2004-03-30 | 2005-10-13 | Tokyo Electron Limited | Processing system and method for treating a substrate |
| US6852584B1 (en) * | 2004-01-14 | 2005-02-08 | Tokyo Electron Limited | Method of trimming a gate electrode structure |
| US7094127B2 (en) * | 2004-03-01 | 2006-08-22 | Milliken & Company | Apparel articles including white polyurethane foams that exhibit a reduction in propensity for discoloring |
| US7097779B2 (en) * | 2004-07-06 | 2006-08-29 | Tokyo Electron Limited | Processing system and method for chemically treating a TERA layer |
| KR100539275B1 (ko) * | 2004-07-12 | 2005-12-27 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| JP4843285B2 (ja) * | 2005-02-14 | 2011-12-21 | 東京エレクトロン株式会社 | 電子デバイスの製造方法及びプログラム |
| CN100449709C (zh) * | 2005-02-14 | 2009-01-07 | 东京毅力科创株式会社 | 基板处理方法、清洗方法、电子设备的制造方法和程序 |
| US7510972B2 (en) * | 2005-02-14 | 2009-03-31 | Tokyo Electron Limited | Method of processing substrate, post-chemical mechanical polishing cleaning method, and method of and program for manufacturing electronic device |
| JP4933763B2 (ja) | 2005-02-18 | 2012-05-16 | 東京エレクトロン株式会社 | 固体撮像素子の製造方法、薄膜デバイスの製造方法及びプログラム |
| US8802537B1 (en) * | 2005-07-27 | 2014-08-12 | Spansion Llc | System and method for improving reliability in a semiconductor device |
| DE102005037566B4 (de) * | 2005-08-09 | 2008-04-24 | Qimonda Ag | Herstellungsverfahren für eine Halbleiterstruktur und entsprechende Halbleiterstruktur |
| JP5119604B2 (ja) * | 2006-03-16 | 2013-01-16 | ソニー株式会社 | 半導体装置の製造方法 |
| US7795148B2 (en) * | 2006-03-28 | 2010-09-14 | Tokyo Electron Limited | Method for removing damaged dielectric material |
| US7446007B2 (en) * | 2006-11-17 | 2008-11-04 | International Business Machines Corporation | Multi-layer spacer with inhibited recess/undercut and method for fabrication thereof |
| US20090053834A1 (en) * | 2007-08-23 | 2009-02-26 | Vladimir Alexeevich Ukraintsev | Use of scatterometry for in-line detection of poly-si strings left in sti divot after gate etch |
| JP5374039B2 (ja) * | 2007-12-27 | 2013-12-25 | 東京エレクトロン株式会社 | 基板処理方法、基板処理装置及び記憶媒体 |
| US8110466B2 (en) | 2009-10-27 | 2012-02-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cross OD FinFET patterning |
| US9953885B2 (en) | 2009-10-27 | 2018-04-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | STI shape near fin bottom of Si fin in bulk FinFET |
| US9130058B2 (en) | 2010-07-26 | 2015-09-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Forming crown active regions for FinFETs |
| CN102412182B (zh) * | 2010-09-19 | 2015-09-02 | 中芯国际集成电路制造(上海)有限公司 | 浅沟槽隔离结构形成方法 |
| CN102569083B (zh) * | 2010-12-23 | 2014-12-24 | 中芯国际集成电路制造(上海)有限公司 | 具有高k金属栅极的金属氧化物半导体的形成方法 |
| US8735972B2 (en) | 2011-09-08 | 2014-05-27 | International Business Machines Corporation | SRAM cell having recessed storage node connections and method of fabricating same |
| US8603895B1 (en) | 2012-09-11 | 2013-12-10 | Globalfoundries Inc. | Methods of forming isolation structures for semiconductor devices by performing a deposition-etch-deposition sequence |
| KR102277398B1 (ko) * | 2014-09-17 | 2021-07-16 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| JP2017152531A (ja) * | 2016-02-24 | 2017-08-31 | 東京エレクトロン株式会社 | 基板処理方法 |
| JP6977474B2 (ja) * | 2017-10-23 | 2021-12-08 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
| DE102018114750A1 (de) | 2017-11-14 | 2019-05-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Transistor-layout zum reduzieren des kink-effekts |
| US10468410B2 (en) | 2017-11-15 | 2019-11-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal gate modulation to improve kink effect |
| KR102564326B1 (ko) | 2018-10-29 | 2023-08-08 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US11127621B2 (en) * | 2019-11-04 | 2021-09-21 | United Microelectronics Corp. | Method of forming semiconductor device |
| TWI744004B (zh) * | 2020-09-23 | 2021-10-21 | 力晶積成電子製造股份有限公司 | 減少淺溝渠隔離結構邊緣凹陷的方法 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5282925A (en) * | 1992-11-09 | 1994-02-01 | International Business Machines Corporation | Device and method for accurate etching and removal of thin film |
| US5316965A (en) * | 1993-07-29 | 1994-05-31 | Digital Equipment Corporation | Method of decreasing the field oxide etch rate in isolation technology |
| US5447884A (en) * | 1994-06-29 | 1995-09-05 | International Business Machines Corporation | Shallow trench isolation with thin nitride liner |
| US5923991A (en) * | 1996-11-05 | 1999-07-13 | International Business Machines Corporation | Methods to prevent divot formation in shallow trench isolation areas |
| US6165853A (en) * | 1997-06-16 | 2000-12-26 | Micron Technology, Inc. | Trench isolation method |
| US5960297A (en) | 1997-07-02 | 1999-09-28 | Kabushiki Kaisha Toshiba | Shallow trench isolation structure and method of forming the same |
| US6051478A (en) * | 1997-12-18 | 2000-04-18 | Advanced Micro Devices, Inc. | Method of enhancing trench edge oxide quality |
| TW379405B (en) | 1998-02-13 | 2000-01-11 | United Integrated Circuits Corp | Manufacturing method of shallow trench isolation structure |
| KR100280107B1 (ko) | 1998-05-07 | 2001-03-02 | 윤종용 | 트렌치 격리 형성 방법 |
| KR100275730B1 (ko) | 1998-05-11 | 2000-12-15 | 윤종용 | 트렌치 소자분리 방법 |
| US6093619A (en) | 1998-06-18 | 2000-07-25 | Taiwan Semiconductor Manufaturing Company | Method to form trench-free buried contact in process with STI technology |
| KR100292616B1 (ko) | 1998-10-09 | 2001-07-12 | 윤종용 | 트렌치격리의제조방법 |
| US6319794B1 (en) * | 1998-10-14 | 2001-11-20 | International Business Machines Corporation | Structure and method for producing low leakage isolation devices |
| TW410423B (en) | 1998-10-21 | 2000-11-01 | United Microelectronics Corp | Manufacture method of shallow trench isolation |
| US20010014513A1 (en) * | 1999-01-20 | 2001-08-16 | Max G. Levy | Sti divot and seam elimination |
| US6248641B1 (en) | 1999-02-05 | 2001-06-19 | United Microelectronics Corp. | Method of fabricating shallow trench isolation |
| US6027982A (en) | 1999-02-05 | 2000-02-22 | Chartered Semiconductor Manufacturing Ltd. | Method to form shallow trench isolation structures with improved isolation fill and surface planarity |
| TW530372B (en) * | 1999-03-09 | 2003-05-01 | Mosel Vitelic Inc | Shallow trench isolation process |
| US6165871A (en) | 1999-07-16 | 2000-12-26 | Chartered Semiconductor Manufacturing Ltd. | Method of making low-leakage architecture for sub-0.18 μm salicided CMOS device |
| TW432594B (en) * | 1999-07-31 | 2001-05-01 | Taiwan Semiconductor Mfg | Manufacturing method for shallow trench isolation |
| US6245619B1 (en) * | 2000-01-21 | 2001-06-12 | International Business Machines Corporation | Disposable-spacer damascene-gate process for SUB 0.05 μm MOS devices |
| US6271094B1 (en) * | 2000-02-14 | 2001-08-07 | International Business Machines Corporation | Method of making MOSFET with high dielectric constant gate insulator and minimum overlap capacitance |
| US6335261B1 (en) * | 2000-05-31 | 2002-01-01 | International Business Machines Corporation | Directional CVD process with optimized etchback |
-
2001
- 2001-11-20 US US09/989,585 patent/US6541351B1/en not_active Expired - Lifetime
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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