CN109786436B - 集成芯片及其形成方法 - Google Patents

集成芯片及其形成方法 Download PDF

Info

Publication number
CN109786436B
CN109786436B CN201811234442.7A CN201811234442A CN109786436B CN 109786436 B CN109786436 B CN 109786436B CN 201811234442 A CN201811234442 A CN 201811234442A CN 109786436 B CN109786436 B CN 109786436B
Authority
CN
China
Prior art keywords
opening
width
region
isolation structure
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811234442.7A
Other languages
English (en)
Other versions
CN109786436A (zh
Inventor
林孟汉
邱德馨
吴伟成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN109786436A publication Critical patent/CN109786436A/zh
Application granted granted Critical
Publication of CN109786436B publication Critical patent/CN109786436B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H01L29/66598—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET forming drain [D] and lightly doped drain [LDD] simultaneously, e.g. using implantation through the wings a T-shaped layer, or through a specially shaped layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

在一些实施例中，本发明涉及有源区内的晶体管器件和相关的形成方法，该有源区具有被配置为减小晶体管器件对由相邻隔离结构中的凹陷引起的性能劣化(扭结效应)的敏感度的形状。该晶体管器件具有衬底，该衬底包括限定衬底的上表面内的沟槽的内表面。一种或多种介电材料布置在沟槽内。一种或多种介电材料限定暴露衬底的上表面的开口。该开口具有位于衬底内的源极区域上方的源极开口、位于衬底内的漏极区域上方的漏极开口以及位于源极开口和漏极开口之间的沟道开口。源极开口和漏极开口具有小于沟道开口的宽度。栅极结构在源极区域和漏极区域之间且在开口上方延伸。

Description

集成芯片及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地涉及集成芯片及其形成方法。
背景技术
现代集成芯片包括形成在半导体衬底(例如，硅衬底)上的数百万或数十亿半导体器件。为了改进集成芯片的功能，半导体工业不断缩小半导体器件的尺寸，以提供具有小型、密集型器件的集成芯片。通过形成具有小型、密集型器件的集成芯片，增加了半导体器件的速度并且减小了半导体器件的功耗。
发明内容
根据本发明的一个方面，提供了一种集成芯片，包括：衬底，具有限定在所述衬底的上表面内的沟槽的内表面；隔离结构，包括所述沟槽内的一种或多种介电材料并且具有限定暴露所述衬底的上表面的开口的侧壁，其中，所述开口具有第一宽度的源极开口、第二宽度的漏极开口以及第三宽度的沟道开口，所述第三宽度大于所述第一宽度和所述第二宽度；源极区域，设置在所述衬底内且在所述源极开口内；漏极区域，设置在所述衬底内且在所述漏极开口内；以及栅极结构，在所述源极区域和所述漏极区域之间的位置处且在所述开口上方延伸。
根据本发明的另一个方面，提供了一种集成芯片，包括：隔离结构，布置在衬底内并且具有限定凹进至所述隔离结构的最上表面之下的一个或多个凹陷的表面，其中，所述隔离结构限定暴露所述衬底的开口；源极区域，设置在所述开口内；漏极区域，设置在所述开口内并且沿着第一方向与所述源极区域分隔开，其中，所述开口沿着垂直于所述第一方向的第二方向延伸超过所述源极区域的相对两侧；以及栅极结构，沿着所述第二方向在所述开口上方延伸。
根据本发明的又一个方面，提供了一种形成集成芯片的方法，包括：在衬底内形成隔离结构，其中，所述隔离结构限定源极开口、漏极开口和沟道开口，所述沟道开口沿着第一方向布置在所述源极开口和所述漏极开口之间并且沿着垂直于所述第一方向的第二方向延伸超过所述源极开口和所述漏极开口；在所述沟道开口上方形成栅极结构；以及实施注入工艺以在所述源极开口内形成源极区域，并且在所述漏极开口内形成漏极区域，其中，所述源极区域和所述漏极区域沿着所述第二方向从所述隔离结构的限定所述沟道开口的侧壁回缩非零距离。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1B示出了包括有源区内的晶体管器件的集成芯片的一些实施例，该有源区具有被配置为改进器件性能的形状。
图2A至图2B示出了示出具有公开的形状的有源区的晶体管器件的示例性性能参数的一些实施例的曲线图。
图3A至图3D示出了包括有源区内的晶体管器件的集成芯片的一些额外实施例，该有源区具有被配置为改进器件性能的形状。
图4示出了示出包括有源区内的晶体管器件的集成芯片的一些可选实施例的顶视图，该有源区具有被配置为改进器件性能的形状。
图5A至图5B示出了具有不同栅极介电厚度的不同区域的集成芯片的一些额外实施例。
图6A至图11B示出了对应于形成包括布置在有源区内的晶体管器件的集成芯片的方法的一些实施例的截面图和顶视图，该有源区具有被配置为改进器件性能的形状。
图12示出了形成包括布置在有源区内的晶体管器件的集成芯片的方法的一些实施例的流程图，该有源区具有被配置为改进器件性能的形状。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“且，为便于描述在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在集成芯片中，有源器件(例如，MOSFET器件、嵌入式存储器件等)通常布置在共享半导体衬底(例如，硅衬底)上。然而，半导体材料可以是导电的，从而使得漏电流可以在位于半导体衬底内的彼此非常靠近的有源器件之间传输。如果不能适当地减小这种漏电流，则相邻器件之间的串扰可能导致集成芯片故障。
为了防止漏电流在相邻器件之间传输，许多现代集成芯片使用浅沟槽隔离(STI)结构。通常，通过在衬底上方形成垫氧化物，根据氮化物掩模层来图案化垫氧化物，根据氮化物掩模层在衬底中蚀刻沟槽，用一种或多种介电材料(诸如二氧化硅或氮化硅)填充沟槽，以及从衬底上方去除过量的一种或多种介电材料来形成STI结构。STI形成工艺还可以使用湿蚀刻工艺来去除在STI结构的形成期间使用的氮化物掩模层和/或垫氧化物。
然而，应该理解，在STI结构的形成期间，可能在STI结构的上表面内形成凹陷(divot)(例如，由于用于去除氮化物掩模层和/或垫氧化物的湿蚀刻工艺)。这种凹陷可能负面影响相邻器件的电行为(例如，阈值电压和亚阈值电压)，导致器件的不可预知的性能。例如，在晶体管器件的制造期间，导电栅极材料可以填充STI结构内的凹陷，导致导电栅极材料具有尖锐的边缘，这可以在晶体管器件的工作期间增强由栅极结构产生的电场。增强的电场减小了晶体管器件的阈值电压，导致称为扭结效应的问题(例如，由漏极电流与栅极电压关系中的双峰限定)。扭结效应具有许多负面影响，诸如难以建模(例如，在SPICE曲线拟合和/或参数提取中)。
在一些实施例中，本发明涉及设置在有源区内的晶体管器件和相关的形成方法，该有源区具有被配置为减小晶体管器件对由相邻隔离结构中的凹陷引起的性能下降(例如，扭结效应)的敏感度的形状。该晶体管器件包括衬底，该衬底具有限定衬底的上表面内的沟槽的内表面。一种或多种介电材料布置在沟槽内。一种或多种介电材料限定暴露衬底的上表面的开口。该开口具有位于衬底内的源极区域上方的源极开口、位于衬底内的漏极区域上方的漏极开口以及位于源极开口和漏极开口之间的沟道开口。源极开口和漏极出口具有比沟道开口更小的宽度。栅极结构在源极和漏极区域之间的位置处且在开口上方延伸。因为源极开口和漏极开口具有比沟道开口更小的宽度，所以产生的在源极和漏极区域之间延伸的沟道区域将与隔离结构的边缘分隔开非零距离。将沟道区域与隔离结构的边缘分隔开非零距离减小了隔离结构内的凹陷对沟道区域的影响。
图1A至图1B示出了包括有源区内的晶体管器件的集成芯片的一些实施例，该有源区具有被配置为改进器件性能的形状。
如图1A的截面图100所示，集成芯片包括具有内表面的衬底102，内表面限定了从衬底102的上表面102u延伸至衬底102内的沟槽103。包括一种或多种介电材料的隔离结构104(例如，浅沟槽隔离(STI)结构)设置在沟槽103内。隔离结构104包括限定暴露衬底102的上表面102u的开口106的侧壁。开口106限定有源区(即，衬底102中晶体管器件所在的区域)。隔离结构104还包括限定一个或多个凹陷110的表面，一个或多个凹陷110凹进至隔离结构104的最上表面之下。一个或多个凹陷110沿着隔离结构104的靠近开口106的边缘布置。
栅极结构112设置在衬底102上方并且延伸超过隔离结构104的限定开口106的相对侧壁。栅极结构112包括通过栅极电介质114与衬底102分隔开的导电栅极材料116。导电接触件120布置在衬底102上方的介电结构118(例如，层间介电(ILD)层)内。导电接触件120从导电栅极材料116垂直延伸至介电结构118的顶部。
如图1B的顶视图122所示，隔离结构104在由隔离结构104限定的开口106周围连续延伸，并且一个或多个凹陷110布置在开口106周围的隔离结构104内。开口106具有源极开口106a，其通过沟道开口106b沿着第一方向128与漏极开口106c分隔开。沿着第二方向130，源极开口106a具有第一宽度WS/D_1，漏极开口106c具有第二宽度WS/D_2，并且沟道开口106b具有大于第一宽度WS/D_1和第二宽度WS/D_2的第三宽度WCH。在一些实施例中，第一宽度WS/D_1和第二宽度WS/D_2可以基本相等。在一些实施例中，第一宽度WS/D_1和第三宽度WCH之间的差大于或等于一个或多个凹陷110中的第一凹陷的宽度的约两倍。
源极区域124设置在源极开口106a内并且漏极区域126设置在漏极开口106c内。源极区域124和漏极区域126分别包括设置在衬底102的上表面内的重掺杂区域。在一些实施例中，源极区域124的宽度基本等于第一宽度WS/D_1，并且漏极区域126的宽度基本等于第二宽度WS/D_2。在一些实施例中，沟道开口106b沿着第二方向130延伸超过源极区域124和漏极区域126的相对两侧。栅极结构112在源极区域124和漏极区域126之间的位置处的开口106上方延伸。
在操作期间，导电栅极材料116被配置为产生电场，该电场在衬底102内延伸且位于源极区域124和漏极区域126之间的沟道区域125内形成导电沟道。由于源极区域124和源极区域126的宽度小于沟道开口106b的第三宽度WCH，因此沟道区域125具有与隔离结构104内的一个或多个凹陷110分隔开非零距离ΔW的有效宽度Weff。将沟道区域125的有效宽度Weff与隔离结构104内的一个或多个凹陷110分隔开非零距离ΔW减小了一个或多个凹陷110对由栅极结构112沿着沟道区域125的边缘产生的电场的影响。通过减小一个或多个凹陷110对沟道区域125的影响，改进了晶体管器件的性能(例如，减少了由一个或多个凹陷110对栅极结构112产生的电场的影响而引起的漏极电流中的扭结效应)。
图2A至图2B示出了示出图1A至图1B的晶体管器件的示例性性能参数的一些实施例的曲线图200和204。
图2A的曲线图200示出了根据有源区内的位置(沿着x轴示出)的绝对电场(沿着y轴示出)。由于由栅极结构(例如，图1B的112)形成的沟道区域(例如，图1B的125)具有比沟道开口的宽度(例如，图1B的106b)的宽度更小的有效宽度Weff，因此沟道区域在相对两侧上与隔离结构中的一个或多个凹陷(例如，图1B的110)分隔开非零距离ΔW。
如曲线图200所示，非零距离ΔW内的绝对电场大于沟道区域内的绝对电场。因此，通过将沟道区域的有效宽度Weff与隔离结构分隔开非零距离ΔW，将由一个或多个凹陷引起的较高的绝对电场与沟道区域分隔开，并且减小了一个或多个凹陷对由沟道区域上的栅极结构产生的绝对电场202的影响。
图2B的曲线图204示出了根据有源区内的位置(沿着x轴示出)的绝对阈值电压(沿着y轴示出)。如曲线图204所示，减小绝对电场对沟道区域的影响减小了沟道区域内绝对阈值电压206的变化。例如，如果沟道区域延伸至隔离结构，则沿着沟道区域边缘的绝对电场会减小相关晶体管器件的绝对阈值电压。然而，由于沟道区域的有效宽度Weff从沟道开口的边缘处回缩，因此减小了沟道区域内的绝对阈值电压的变化。减小沟道区域中的绝对阈值电压的变化也减少了扭结效应，并且因此改进了晶体管器件的性能。
图3A至图3D示出了包括有源区内的晶体管器件的集成芯片的一些额外实施例，该有源区具有被配置为改进器件性能的形状。
如图3A的顶视图300所示，集成芯片具有隔离结构104，隔离结构104具有限定位于位于衬底(图3B的102)上方且在具有源极区域124和漏极区域126的有源区域内的开口106的侧壁。开口106包括通过沟道开口106b沿着第一方向128分隔开的源极开口106a和漏极开口106c。源极区域124的宽度(沿着第二方向130)基本等于源极开口106a的宽度，并且漏极区域126的宽度基本等于漏极开口106c的宽度。在一些实施例中，开口106关于平分源极区域124和漏极区域126的线基本对称。在一些可选实施例中(未示出)，开口106可以不关于平分源极区域124和漏极区域126的线对称。例如，沟道开口106b可以延伸超过源极开口106a的第一侧的距离大于延伸超过源极开口106a的相对的第二侧的距离。
栅极结构112沿着第二方向130在开口106上方延伸。栅极结构112布置在源极区域124和漏极区域126之间。在一些实施例中，侧壁间隔件302可以沿着栅极结构112的外侧壁布置。侧壁间隔件302包括一种或多种介电材料。例如，在各个实施例中，侧壁间隔件302可以包括氧化物(例如，氧化硅)、氮化物(例如，氮化硅、氮氧化硅等)、碳化物(例如，碳化硅)等。在一些实施例中，栅极结构112和/或侧壁间隔件302可以沿着第一方向128延伸超过沟道开口106b的相对两侧第一非零距离304。在一些实施例中，源极区域124从源极开口106a和沟道开口106b之间的边界回缩第二非零距离306，同时漏极区域126从漏极开口106c和沟道开口106b之间的边界回缩第三非零距离308。
在一些实施例中，第一非零距离304大于第二非零距离306和第三非零距离308。在一些这种实施例中，源极区域124和漏极区域126可以延伸至侧壁间隔件302之下。在一些实施例中，开口106可以在侧壁间隔件302正下方的位置处从源极开口106a内的第一宽度改变为沟道开口106b内的第二宽度。类似地，开口106可以在侧壁间隔件302正下方的位置处从沟道开口106b内的第二宽度过渡至漏极开口106c内的第三宽度。在其它实施例中(未示出)，开口106可以在栅极结构112之下的位置处的宽度之间过渡。
图3B至图3C示出了沿着截面线A-A′和B-B′的集成芯片的截面图310和314。如图3B的截面图310所示，沿着截面线A-A′，开口106的第一宽度基本等于源极区域124和漏极区域126之间的沟道区域的有效宽度Weff。如图3C的截面图314所示，沿着截面线B-B′，开口106具有第二宽度Weff+2ΔW，该第二宽度大于第一宽度的距离等于两倍非零距离ΔW(即，2ΔW)。
在一些实施例中，非零距离ΔW的尺寸可以在有效宽度Weff的尺寸的约2％和约10％之间的范围内。例如，在一些实施例中，非零距离ΔW可以具有在约10nm和约1000nm之间的尺寸，而有效宽度Weff可以具有在约100nm和约50000nm之间的尺寸。具有大于有效宽度Weff的约2％的非零距离ΔW提供了凹陷和沟道区域之间的足够大的距离，以减小由一个或多个凹陷110引起的电场变化对沟道区域的影响。具有小于有效宽度Weff的约10％的非零距离ΔW保持晶体管器件的覆盖区足够小以符合成本效益。
在一些实施例中，阱区域312可以设置在衬底102内且在开口106之下。阱区域312具有与衬底102不同的掺杂类型。例如，在晶体管器件是NMOS晶体管的一些实施例中，衬底102可以具有n型掺杂，阱区域312可以具有p型掺杂，并且源极区域124和漏极区域126可以具有n型掺杂。在其它实施例中，在晶体管器件是PMOS晶体管的情况下，衬底102可以具有n型掺杂，阱区域312可以具有n型掺杂，并且源极区域124和漏极区域126可以具有p型掺杂。
介电结构118(例如，层间介电(ILD)层)布置在衬底102上方。在一些实施例中，介电结构118可以包括硼磷硅酸盐玻璃(BPSG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)等。导电接触件120穿过介电结构118垂直延伸至导电栅极材料116。导电接触件120可以包括钨、铜、铝铜或一些其它导电材料。
图3D示出了沿着图3A的截面线C-C′的集成芯片的截面图316。如截面图316所示，源极区域124和漏极区域126布置阱区域312内且在导电栅极材料116的相对两侧上。
沟道区域125具有长度L。在一些实施例中，沟道区域125的长度L约等于栅极结构112的宽度。在其它实施例中，沟道区域125的长度L小于栅极结构112的宽度。在一些实施例中，源极和漏极延伸区域318可以从源极区域124和漏极区域126向外突出至侧壁间隔件302和/或导电栅极材料116之下。在这种实施例中，沟道区域125在源极和漏极延伸区域318之间延伸。在一些实施例中，硅化物层320可以布置在源极区域124和漏极区域126上。在一些实施例中，硅化物层320可以包括硅化镍、硅化钴、硅化钛等。
虽然图3A将开口106示出为具有矩形形状的源极、漏极和沟道开口，但是应该理解，开口可以具有形成从限定开口的隔离结构的两侧回缩的沟道区域的可选形状。例如，图4示出了示出具有被配置为改进器件性能的隔离结构的晶体管器件的集成芯片400的一些可选实施例的顶视图。
集成芯片400包括限定暴露衬底102的开口402的隔离结构104。由隔离结构104限定的开口402具有位于源极开口402a内的源极区域124和位于漏极开口402c内的漏极区域126。源极开口402a和漏极开口402c通过沟道开口402b分隔开。沟道开口402b的宽度从第一宽度WS/D逐渐改变为第二宽度WCH。在一些实施例中，隔离结构104具有成角度的侧壁，侧壁限定沟道开口402b并且以线性方式逐渐增加沟道开口402b的宽度。以线性方式逐渐增加沟道开口402b的宽度允许尽管存在对准误差，但沟道区域和一个或多个凹陷110之间的距离也保持相对较大。例如，如果栅极结构112沿着第一方向128未对准，则源极区域124或漏极区域126沿着第二方向128的尺寸受到沟道开口402b的逐渐增加的宽度的限制，从而使沟道区域沿着沟道开口402b边缘的保持远离凹陷。在一些实施例中，成角度的侧壁从栅极结构112的外边缘回缩非零距离404。在其它实施例中(未示出)，隔离结构104可以具有限定沟道开口402b的弯曲侧壁(从顶视图看)。例如，隔离结构104可以具有随着与源极区域124或漏极区域126的距离减小而绝对值增加的倾斜(从顶视图看)的侧壁。
图5A至图5B示出了具有不同栅极介电厚度的不同区域的集成芯片的一些额外实施例。应该理解，由于额外的蚀刻工艺，在集成芯片的不同区域内形成多个栅极介电层可以增加隔离结构内的凹陷的尺寸，从而加重相关晶体管器件内的扭结效应。例如，在用于形成多个栅极介电层的一些工艺中，可以在衬底上(但不在周围的隔离结构上)热生长栅极氧化物。随后可以在使用不同栅极介电层的一些器件区域中从衬底处去除栅极氧化物。栅极氧化物的去除通过也作用于周围隔离结构的蚀刻来完成。由于过蚀刻，栅极氧化物的去除可能增加隔离结构内的凹陷的尺寸。
集成芯片包括具有第一逻辑区域502、嵌入式存储区域512和第二逻辑区域522的衬底102。隔离结构104布置在衬底102内且在第一逻辑区域502、嵌入式存储区域512和第二逻辑区域522内。在一些实施例中，第一逻辑区域502包括高电压晶体管器件，高电压晶体管器件被配置为提供比布置在第二逻辑区域522内的双栅极晶体管器件更高的击穿电压。
如图5A的截面图500所示，第一逻辑区域502内的隔离结构104具有限定暴露衬底102的第一上表面的开口106的侧壁。高电压栅电极508布置在开口106上方并且通过高电压栅极介电层504以及具有第一栅极介电层506a和第二栅极介电层506b的双栅极介电层506与衬底102垂直分隔开。在一些实施例中，高电压栅电极508与设置在衬底102内的高电压阱510垂直分隔开。在一些实施例中，衬底102可以具有第一掺杂类型并且高电压阱510可以具有第二掺杂类型。如图5B的顶视图530所示，第一逻辑区域502中的开口106在高电压栅电极508之下比在源极区域124或漏极区域126内更大。
如图5A的截面图500所示，嵌入式存储区域512内的隔离结构104具有限定暴露衬底102的第二上表面的开口514的侧壁。在一些实施例中，控制栅电极518布置在开口514上方并且通过双栅极介电层506和电荷捕获介电结构516与衬底102分隔开。在一些实施例中，电荷捕获介电结构516可以包括ONO结构，该ONO结构具有设置在第一氧化物层和第二氧化物层之间的氮化物层。在一些实施例中，控制栅电极518与设置在衬底102内的控制阱520垂直分隔开。如图5B的顶视图530所示，嵌入式存储区域512也可以包括选择栅电极532。在一些实施例中，控制栅电极518和选择栅电极532共享共用源极/漏极区域534。虽然图5A至图5B的嵌入式存储区域512示出为包括SONOS闪存器件，但是应该理解，在其它实施例中，嵌入式存储区域512可以包括不同类型的存储器件。例如，在其它实施例中，嵌入式存储区域512可以包括不同类型的闪速存储器件，诸如浮栅闪存器件、分栅闪存器件等)等。
如图5A的截面图500所示，第二逻辑区域522内的隔离结构104具有限定暴露衬底102的第三上表面的开口524的侧壁。逻辑栅电极526通过双栅极介电层506与衬底102垂直分隔开。在一些实施例中，逻辑栅电极526与设置在衬底102内的逻辑阱528垂直分隔开。如图5B的顶视图530所示，逻辑栅电极526在布置在第二逻辑区域522内的开口524内且在源极区域536和漏极区域538之间延伸。在一些实施例中，第二逻辑区域522内的开口524可以基本是矩形的。在其它实施例中(未示出)，第二逻辑区域522内的开口524可以在逻辑栅电极526之下具有比在源极区域536和/或漏极区域538周围更大的宽度。
图6A至图11B示出了对应于形成包括布置在有源区内的晶体管器件的集成芯片的方法的一些实施例的截面图和顶视图，该有源区具有被配置为改进器件性能的形状。通过使用有源区的形状来改进器件性能，该方法能够以低成本实施，因为它不需要额外的掩模和/或工艺步骤。此外，它与现有的工艺流程兼容。虽然图6A至图11B参照方法描述，但是应该理解，图6A至图11B所示的结构不限于该方法，而是可以作为单独的结构独立于该方法。
如图6A的顶视图600和图6B的截面图602所示，隔离结构104形成在衬底102内的沟槽103内。隔离结构104具有限定暴露衬底102的上表面102u的开口106的侧壁。如图6A的顶视图600所示，开口106具有源极开口106a、漏极开口106c和沟道开口106b。沟道开口106b沿着第一方向128布置在源极开口106a和漏极开口106c之间。源极开口106a和漏极开口106c沿着垂直于第一方向128的第二方向130具有比沟道开口106b更小的宽度。如图6B的截面图602所示，沟槽103由衬底102的内表面限定。在隔离结构104的形成期间，可以在隔离结构104的顶部内形成一个或多个凹陷110。一个或多个凹陷110可以沿着隔离结构104的靠近开口106的边缘布置。
在一些实施例中，可以通过选择性地蚀刻衬底102以形成沟槽103来形成隔离结构104。随后在沟槽103内形成一种或多种介电材料。在各个实施例中，可以通过湿蚀刻剂(例如，氢氟酸、氢氧化钾等)或干蚀刻剂(例如，具有包含氟、氯等的蚀刻化学物)来选择性地蚀刻衬底102。在各个实施例中，衬底102可以是任何类型的半导体本体(例如，硅、SiGe、SOI等)以及与其相关的任何其它类型的半导体、外延、电介质或金属层。在各个实施例中，一种或多种介电材料可以包括氧化物、氮化物、碳化物等。
在一些额外的实施例中，可以通过使用热工艺在衬底102上方形成垫氧化物，随后在垫氧化物上方形成氮化物膜来形成隔离结构104。随后图案化氮化物膜(例如，使用诸如光刻胶的光敏材料)，并且按照氮化物膜图案化垫氧化物和衬底102以在衬底102内形成沟槽103。然后用一种或多种介电材料填充沟槽103，以及随后的平坦化工艺(例如，化学机械平坦化工艺)以暴露氮化物膜的顶部并且蚀刻以去除氮化物膜。
如图7A的顶视图700和图7B的截面图702所示，在衬底102上方并且在开口106内形成栅极电介质114。在一些实施例中，栅极电介质114可以包括氧化物(例如，氧化硅)、氮化物(例如，氮氧化硅)等。在一些实施例中，可以通过汽相沉积技术(例如，PVD、CVD、PE-CVD、ALD等)形成栅极电介质114。在其它实施例中，可以通过热生长工艺形成栅极电介质114。在一些实施例中，可以在栅极电介质114的形成之前实施注入工艺以在衬底102中形成阱区域(未示出)。在一些这种实施例中，可以在注入工艺之前，在衬底102上方形成牺牲介电层(未示出)以调节阱区域的深度。随后在栅极电介质的形成之前，去除牺牲介电层。
在一些实施例中，可以用多栅极介电工艺的一部分形成栅极电介质114，其中，不同的栅极介电层形成在衬底102的不同区域内。例如，在一些实施例中，多栅极介电工艺可以在衬底102内的高电压阱上方形成高电压栅极介电层(例如，通过热工艺)。随后可以从芯片的一个或多个区域(例如，嵌入式存储区域内)去除高电压栅极介电层，并且可以在衬底102内的逻辑阱上方形成双栅极介电层(例如，通过一个或多个沉积工艺)。应该理解，由于实施额外的蚀刻工艺以从衬底的不同区域去除栅极介电层，因此多个栅极介电层的形成可以增加隔离结构104内的一个或多个凹陷110的尺寸，从而加重相关晶体管器件内的扭结效应。
如图8A的顶视图800和图8B的截面图802所示，在栅极电介质114上方和隔离结构104内的凹陷内形成导电栅极材料116。可以通过沉积工艺(例如，CVD、PE-CVD、PVD或ALD)形成导电栅极材料116。在一些实施例中，导电栅极材料116可以包括掺杂的多晶硅。在一些实施例中(未示出)，导电栅极材料116可以包括随后用诸如铝、钴、钌等的金属栅极材料替换的牺牲栅极材料。
如图9A的顶视图900以及图9B的截面图902和图9C的截面图904(分别沿着截面线A-A′和B-B′)所示，图案化栅极电介质114和导电栅极材料116以限定在开口106上方和隔离结构104上方延伸的栅极结构112。栅极结构112可以填充隔离结构104的上表面内的一个或多个凹陷110。
可以按照形成在导电栅极材料116上方的掩模层(未示出)选择性地图案化栅极电介质114和导电栅极材料116。在一些实施例中，掩模层可以包括通过旋涂工艺形成的光敏材料(例如，光刻胶)。在这种实施例中，光敏材料层按照光掩模选择性地暴露于电磁辐射。电磁辐射改变光敏材料内曝光区域的溶解度以限定可溶区域。随后使光敏材料显影以通过去除可溶区域来限定光敏材料内的开口。在其它实施例中，掩模层可以包括硬掩模层(例如，氮化硅层、碳化硅层等)。
在一些实施例中，在栅极结构112的相对两侧上形成一个或多个侧壁间隔件302。在一些实施例中，可以通过在栅极结构112的水平和垂直表面上沉积间隔件材料(例如，氮化物或氧化物)，并且随后蚀刻该间隔件材料以从水平表面处去除间隔件材料以形成一个或多个侧壁间隔件302来形成一个或多个侧壁间隔件302。在一些实施例中，栅极结构112和/或侧壁间隔件302可以延伸超过沟道开口106b的相对两侧第一非零距离304。
如图10A的顶视图1000和图10B的截面图1002所示，源极区域124和漏极区域126形成在衬底102内且沿着第一方向128形成在栅极结构112的相对两侧。源极区域124包括与围绕源极区域124的第二掺杂类型(例如，p型掺杂)不同的第一掺杂类型(例如，n型掺杂)。例如，源极区域124可以包括在具有第二掺杂类型的衬底102或阱区域(未示出)内的第一掺杂类型。在一些实施例中，源极区域124从源极开口106a和沟道开口106b之间的边界回缩第二非零距离306，并且漏极区域126从漏极开口106c和沟道开口106b之间的边界回缩第三非零距离308。通过使源极区域124和漏极区域126从沟道开口106b(沿着第一方向128)回缩，使得源极区域124和漏极区域126具有小于沟道开口106b的宽度的宽度。源极区域124和漏极区域126的较小宽度使得源极区域124和漏极区域126也从限定沟道开口106b的隔离结构104的侧壁处沿着第二方向130(基本垂直于第一方向128)回缩非零距离ΔW。使源极区域124和漏极区域126从隔离结构104的侧壁处回缩将沟道区域(源极区域124和漏极区域126之间)与隔离结构104内的一个或多个凹陷110分隔开，并且由此减小一个或多个凹陷110对由沟道区域内的栅极结构112产生的电场的影响。在一些实施例中，源极区域124和漏极区域126可以通过注入工艺形成。可以按照包括导电栅极材料116和侧壁间隔件302的掩模，通过选择性地将掺杂物质1004注入至衬底102中来实施注入工艺。在各个实施例中，掺杂物质1004可以包括p型掺杂剂(例如，硼、镓等)或n型掺杂剂(例如，磷、砷等)。在一些实施例中，在将掺杂物质1004注入至衬底102中之后，可以实施驱动的退火以扩散衬底102内的掺杂物质1004。在一些实施例中，可以实施一个或多个额外的注入工艺以在衬底内形成源极和漏极延伸区域318。在这种实施例中，一个或多个额外的注入工艺可以包括成角度的注入工艺，使得源极和漏极延伸区域318在栅极结构112之下延伸。
如图11A的顶视图1100和图11B的截面图1102所示，在衬底102上方形成介电结构118(例如，层间介电(ILD)层)。介电结构118可以包括氧化物、PSG、低k电介质或一些其它电介质，并且可以通过汽相沉积工艺(例如，CVD、PE-CVD、PVD或ALD)形成。在介电结构118内形成导电接触件120。导电接触件120从介电结构118的顶面延伸至导电栅极材料116。在一些实施例中，可以通过选择性地蚀刻介电结构118以形成开口来形成导电接触件120。随后用导电材料填充开口。在一些实施例中，可以在用导电材料填充开口之后实施平坦化工艺(例如，化学机械抛光工艺)，以使介电结构118和导电接触件120的上表面共面。在各个实施例中，导电材料可以包括钨、铜、铝铜或一些其它导电材料。
在介电结构118的形成之前，可以在衬底102上方形成接触蚀刻停止层1104。在各个实施例中，接触蚀刻停止层1104可以包括氧化物、氮化物、碳化物等。在导电栅极材料116包括多晶硅的一些实施例中，接触蚀刻停止层1104可以在导电栅极材料116的上表面上方延伸。在导电栅极材料116包括金属栅极(例如，铝栅极)的其它实施例中(未示出)，接触蚀刻停止层1104可以不在导电栅极材料116的上表面上方延伸。例如，在包括金属栅极的导电栅极材料116的形成期间，可以在衬底102上方形成牺牲栅极结构之后形成接触蚀刻停止层和第一ILD层。随后实施第一CMP工艺以通过从牺牲栅极结构上方处去除接触蚀刻停止层和ILD层来暴露牺牲栅极结构的顶部。然后去除牺牲栅极结构并且用金属栅极替换，然后进行第二CMP工艺，并且随后在第一ILD层上方的第二ILD层内形成接触件。
图12示出了形成包括布置在有源区内的晶体管器件的集成芯片的方法1200的一些实施例的流程图，该有源区具有被配置为改进器件性能的形状。
虽然公开的方法1200在此处示出和描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示出的顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出的和/或描述的一些的其它步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施此处描述的一个或多个方面或实施例都是需要的，并且此处描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。
在步骤1202中，在衬底内形成隔离结构。隔离结构包括限定有源区的侧壁，该有源区具有第一宽度的源极开口、第二宽度的漏极开口以及大于第一宽度和第二宽度的第三宽度的沟道开口。隔离结构也包括限定凹进至隔离结构的最上表面之下的一个或多个凹陷的表面。图6A至图6B示出了对应于步骤1202的一些实施例。
在步骤1204中，形成在沟道开口上方延伸的栅极结构。图7A至图9C示出了对应于步骤1204的一些实施例。
在步骤1206中，在源极开口和漏极开口内形成源极区域和漏极区域。图10A至图10B示出了对应于步骤1206的一些实施例。
在步骤1208中，在衬底上方形成介电结构。图11A至图11B示出了对应于步骤1208的一些实施例。
在步骤1210中，在介电结构内形成导电接触件。图11A至图11B示出了对应于步骤1210的一些实施例。
因此，在一些实施例中，本发明涉及有源区内的晶体管器件和相关的形成方法，该有源区具有被配置为减小晶体管器件对由隔离结构中的凹陷引起的扭结效应的敏感度的形状。
在一些实施例中，本发明涉及集成芯片。集成芯片包括衬底，该衬底具有限定衬底的上表面内的沟槽的内表面；隔离结构，该隔离结构包括沟槽内的一种或多种介电材料并且具有限定暴露衬底的上表面的开口的侧壁，开口具有第一宽度的源极开口、第二宽度的漏极开口以及第三宽度的沟道开口，第三宽度大于第一宽度和第二宽度；设置在衬底内且在源极开口内的源极区域；设置在衬底内且在漏极开口内的漏极区域；以及在源极区域和漏极区域之间的位置处且在开口上方延伸的栅极结构。在一些实施例中，隔离结构具有限定沿着隔离结构的靠近开口的边缘凹进至隔离结构的最上表面之下的一个或多个凹陷的表面。在一些实施例中，源极区域沿着第一方向与漏极区域分隔开；一个或多个凹陷中的第一凹陷包括在隔离结构内沿着第一方向延伸的第一段以及在隔离结构内沿着垂直于第一方向的第二方向延伸的第二段；以及沿着源极开口和漏极开口之间的边界延伸的线与第二段相交。在一些实施例中，第一宽度和第三宽度之间的差大于或等于一个或多个凹陷中的第一凹陷的宽度的约两倍。在一些实施例中，栅极结构被配置为产生在衬底内且在源极区域和漏极区域之间延伸的沟道区域；并且沟道区域的相对边缘与隔离结构分隔开非零距离。在一些实施例中，沟道开口以相反的方向延伸超过源极开口和漏极开口。在一些实施例中，集成芯片还包括沿着栅极结构的外侧壁布置的侧壁间隔件，开口在侧壁间隔件正下方的位置处在第一宽度和第三宽度之间过渡。在一些实施例中，栅极结构沿着第一方向并且沿着垂直于第一方向的第二方向跨越沟道开口。在一些实施例中，源极区域与沟道开口分隔开第一非零距离，并且漏极区域与沟道开口分隔开第二非零距离。在一些实施例中，开口关于平分源极区域和漏极区域的线基本对称。在一些实施例中，第一宽度基本等于第二宽度。在一些实施例中，开口在栅极结构正下方的位置处在第一宽度和第三宽度之间过渡。
在其它实施例中，本发明涉及集成芯片。集成芯片包括隔离结构，该隔离结构布置在衬底内并且具有限定凹进至隔离结构的最上表面之下的一个或多个凹陷的表面，隔离结构限定暴露衬底的开口；设置在开口内的源极区域；漏极区域，该漏极区域设置在开口内并且沿着第一方向与源极区域分隔开，开口沿着垂直于第一方向的第二方向延伸超过源极区域的相对侧；以及沿着第二方向在开口上方延伸的栅极结构。在一些实施例中，一个或多个凹陷中的第一凹陷包括在隔离结构内沿着第一方向延伸的第一段以及在隔离结构内沿着第二方向延伸的第二段；并且沿着源极开口和漏极开口之间的边界延伸的线与第二段相交。在一些实施例中，栅极结构被配置为产生在衬底内且在源极区域和漏极区域之间延伸的沟道区域；并且沟道区域的相对边缘与隔离结构分隔开非零距离。在一些实施例中，开口包括位于源极区域上方并且具有由隔离结构的第一对侧壁限定的第一宽度的源极开口；位于漏极区域上方并且具有由隔离结构的第二对侧壁限定的第二宽度的漏极开口；以及位于源极开口和漏极开口之间并且具有由隔离结构的第三对侧壁限定的第三宽度的沟道开口，第三宽度大于第一宽度和第二宽度。在一些实施例中，集成芯片还包括沿着栅极结构的外侧壁布置的侧壁间隔件，开口在侧壁间隔件正下方的位置处在第一宽度和第三宽度之间过渡。
在其它实施例中，本发明涉及形成集成芯片的方法。该方法包括在衬底内形成隔离结构，该隔离结构限定源极开口、漏极开口和沟道开口，沟道开口沿着第一方向布置在源极开口和漏极开口之间并且沿着垂直于第一方向的第二方向延伸超过源极开口和漏极开口；在沟道开口上方形成栅极结构；以及实施注入工艺以在源极开口内形成源极区域，并且在漏极开口内形成漏极区域，源极区域和漏极区域沿着第二方向从隔离结构的限定沟道开口的侧壁回缩非零距离。在一些实施例中，隔离结构具有限定一个或多个凹陷的表面，一个或多个凹陷沿着隔离结构的靠近开口的边缘凹进至隔离结构的最上表面之下。在一些实施例中，栅极结构被配置为产生在衬底内且在源极区域和漏极区域之间延伸的沟道区域；并且沟道区域的相对边缘与隔离结构分隔开非零距离。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成芯片，包括：
衬底，具有限定在所述衬底的上表面内的沟槽的内表面；
隔离结构，包括所述沟槽内的一种或多种介电材料并且具有限定暴露所述衬底的上表面的开口的侧壁，其中，所述开口具有第一宽度的源极开口、第二宽度的漏极开口以及第三宽度的沟道开口，所述第三宽度大于所述第一宽度和所述第二宽度；
源极区域，设置在所述衬底内且在所述源极开口内；
漏极区域，设置在所述衬底内且在所述漏极开口内；以及
栅极结构，在所述源极区域和所述漏极区域之间的位置处且在所述开口上方延伸，
其中，所述隔离结构具有限定沿着所述隔离结构的靠近所述开口的边缘且凹进至所述隔离结构的最上表面之下的一个或多个凹陷的表面，
所述第一宽度和所述第三宽度之间的差大于或等于所述一个或多个凹陷中的第一凹陷的宽度的两倍。
2.根据权利要求1所述的集成芯片，其中，所述第三宽度的沟道开口，在所述衬底的所述上表面沿着所述第三宽度所在方向延伸。
3.根据权利要求2所述的集成芯片，
其中，所述源极区域沿着第一方向与所述漏极区域分隔开；
其中，所述一个或多个凹陷中的第一凹陷包括在所述隔离结构内沿着所述第一方向延伸的第一段以及在所述隔离结构内沿着垂直于所述第一方向的第二方向延伸的第二段；以及
其中，沿着所述源极开口和所述漏极开口之间的边界延伸的线与所述第二段相交。
4.根据权利要求2所述的集成芯片，其中，所述沟道开口中的沟道区域具有与所述隔离结构内的所述一个或多个凹陷分隔开非零距离的有效宽度。
5.根据权利要求1所述的集成芯片，
其中，所述栅极结构被配置为在沟道区域内形成导电沟道，所述沟道区域在所述衬底内且在所述源极区域和所述漏极区域之间延伸；以及
其中，所述沟道区域的相对两个边缘与所述隔离结构分隔开非零距离。
6.根据权利要求1所述的集成芯片，其中，所述沟道开口以相反的方向分别延伸超过所述源极开口和所述漏极开口。
7.根据权利要求2所述的集成芯片，还包括：
侧壁间隔件，沿着所述栅极结构的外侧壁布置，其中，所述开口在所述侧壁间隔件正下方的位置处在所述第一宽度和所述第三宽度之间变化。
8.根据权利要求1所述的集成芯片，其中，所述栅极结构沿着第一方向并且沿着垂直于所述第一方向的第二方向连续延伸超过所述沟道开口的相对两个边缘。
9.根据权利要求1所述的集成芯片，其中，所述源极区域与所述沟道开口分隔开第一非零距离，并且所述漏极区域与所述沟道开口分隔开第二非零距离。
10.根据权利要求1所述的集成芯片，其中，所述开口关于平分所述源极区域和所述漏极区域的线基本对称。
11.根据权利要求1所述的集成芯片，其中，所述第一宽度基本等于所述第二宽度。
12.根据权利要求1所述的集成芯片，其中，所述开口在所述栅极结构正下方的位置处在所述第一宽度和所述第三宽度之间变化。
13.一种集成芯片，包括：
隔离结构，布置在衬底内并且具有限定凹进至所述隔离结构的最上表面之下的一个或多个凹陷的表面，其中，所述隔离结构限定暴露所述衬底的开口；
源极区域，设置在所述开口内；
漏极区域，设置在所述开口内并且沿着第一方向与所述源极区域分隔开，其中，所述开口沿着垂直于所述第一方向的第二方向延伸超过所述源极区域的相对两侧；以及
栅极结构，沿着所述第二方向在所述开口上方延伸，
其中，所述栅极结构被配置为产生电场，所述电场在位于所述衬底内且在所述源极区域和所述漏极区域之间延伸的沟道区域内形成导电沟道，所述沟道区域的相对两个边缘与所述隔离结构分隔开非零距离，
所述沟道区域在所述第二方向上具有与所述隔离结构内的所述一个或多个凹陷分隔开所述非零距离的有效宽度，以将由所述一个或多个凹陷引起的绝对电场与所述沟道区域分隔开。
14.根据权利要求13所述的集成芯片，
其中，所述一个或多个凹陷中的第一凹陷包括在所述隔离结构内沿着所述第一方向延伸的第一段以及在所述隔离结构内沿着所述第二方向延伸的第二段；以及
其中，沿着源极开口和漏极开口之间的边界延伸的线与所述第二段相交。
15.根据权利要求13所述的集成芯片，其中，所述非零距离的尺寸在所述有效宽度的尺寸的2％和10％之间的范围内。
16.根据权利要求13所述的集成芯片，其中，所述开口包括：
源极开口，位于所述源极区域上方并且具有由所述隔离结构的第一对侧壁限定的第一宽度；
漏极开口，位于所述漏极区域上方并且具有由所述隔离结构的第二对侧壁限定的第二宽度；以及
沟道开口，位于所述源极开口和所述漏极开口之间并且具有由所述隔离结构的第三对侧壁限定的第三宽度，其中，所述第三宽度大于所述第一宽度和所述第二宽度。
17.根据权利要求16所述的集成芯片，还包括：
侧壁间隔件，沿着所述栅极结构的外侧壁布置，其中，所述开口在所述侧壁间隔件正下方的位置处在所述第一宽度和所述第三宽度之间变化。
18.一种形成集成芯片的方法，包括：
在衬底内形成隔离结构，其中，所述隔离结构限定源极开口、漏极开口和沟道开口，所述沟道开口沿着第一方向布置在所述源极开口和所述漏极开口之间并且沿着垂直于所述第一方向的第二方向延伸超过所述源极开口和所述漏极开口；
在所述沟道开口上方形成栅极结构；以及
实施注入工艺以在所述源极开口内形成源极区域，并且在所述漏极开口内形成漏极区域，其中，所述源极区域和所述漏极区域沿着所述第二方向从所述隔离结构的限定所述沟道开口的侧壁回缩非零距离，
其中，所述隔离结构具有限定一个或多个凹陷的表面，所述一个或多个凹陷沿着所述隔离结构的靠近所述开口的边缘且凹进至所述隔离结构的最上表面之下，
所述栅极结构被配置为产生在所述衬底内且在所述源极区域和所述漏极区域之间延伸的沟道区域，所述沟道区域的相对两个边缘与所述隔离结构分隔开非零距离，
所述沟道区域在所述第二方向上具有与所述隔离结构内的所述一个或多个凹陷分隔开所述非零距离的有效宽度，以将由所述一个或多个凹陷引起的绝对电场与所述沟道区域分隔开。
19.根据权利要求18所述的方法，其中，所述非零距离的尺寸在所述有效宽度的尺寸的2％和10％之间的范围内。
20.根据权利要求18所述的方法，其中，所述非零距离大于所述有效宽度的2％。
CN201811234442.7A 2017-11-14 2018-10-23 集成芯片及其形成方法 Active CN109786436B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762585636P 2017-11-14 2017-11-14
US62/585,636 2017-11-14
US15/989,606 US10510855B2 (en) 2017-11-14 2018-05-25 Transistor layout to reduce kink effect
US15/989,606 2018-05-25

Publications (2)

Publication Number Publication Date
CN109786436A CN109786436A (zh) 2019-05-21
CN109786436B true CN109786436B (zh) 2022-08-23

Family

ID=66433683

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811234442.7A Active CN109786436B (zh) 2017-11-14 2018-10-23 集成芯片及其形成方法

Country Status (4)

Country Link
US (4) US10510855B2 (zh)
KR (1) KR102202818B1 (zh)
CN (1) CN109786436B (zh)
TW (1) TWI677981B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018114750A1 (de) * 2017-11-14 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-layout zum reduzieren des kink-effekts
US10510855B2 (en) * 2017-11-14 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor layout to reduce kink effect
US10468410B2 (en) 2017-11-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate modulation to improve kink effect
US10903080B2 (en) * 2018-08-21 2021-01-26 Nanya Technology Corporation Transistor device and method for preparing the same
US11239313B2 (en) 2018-10-30 2022-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated chip and method of forming thereof
TWI748346B (zh) * 2020-02-15 2021-12-01 華邦電子股份有限公司 多閘極之半導體結構及其製造方法
CN113314610B (zh) * 2020-02-27 2024-04-30 台湾积体电路制造股份有限公司 晶体管器件及其制造方法
GB2600953B (en) * 2020-11-12 2023-06-07 X Fab Global Services Gmbh Reduced flicker noise transistor layout
WO2023028899A1 (zh) * 2021-08-31 2023-03-09 长江存储科技有限责任公司 半导体器件及其制作方法、nand存储器件
CN116435324B (zh) * 2023-06-09 2023-09-26 湖北江城芯片中试服务有限公司 半导体结构及其制备方法、半导体器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1613141A (zh) * 2001-11-20 2005-05-04 国际商业机器公司 用于限制在浅沟槽隔离工艺之后形成凹坑的方法
CN101083285A (zh) * 2006-05-31 2007-12-05 松下电器产业株式会社 半导体器件

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6153478A (en) 1998-01-28 2000-11-28 United Microelectronics Corp. STI process for eliminating kink effect
JP2004207564A (ja) 2002-12-26 2004-07-22 Fujitsu Ltd 半導体装置の製造方法と半導体装置
US7304354B2 (en) 2004-02-17 2007-12-04 Silicon Space Technology Corp. Buried guard ring and radiation hardened isolation structures and fabrication methods
US7190050B2 (en) 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US8188551B2 (en) 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
KR20080003556A (ko) 2006-07-03 2008-01-08 충청북도 반도체 소자 및 그의 제조방법
US7410874B2 (en) 2006-07-05 2008-08-12 Chartered Semiconductor Manufacturing, Ltd. Method of integrating triple gate oxide thickness
US8124494B2 (en) 2006-09-29 2012-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reshaping silicon surfaces with shallow trench isolation
US7514940B1 (en) 2006-12-13 2009-04-07 National Semiconductor Corporation System and method for determining effective channel dimensions of metal oxide semiconductor devices
KR101408877B1 (ko) * 2007-12-03 2014-06-17 삼성전자주식회사 트랜지스터, 고전압 트랜지스터 및 상기 고전압트랜지스터를 구비한 디스플레이 구동 집적회로
US8120073B2 (en) * 2008-12-31 2012-02-21 Intel Corporation Trigate transistor having extended metal gate electrode
JP2011071431A (ja) * 2009-09-28 2011-04-07 Panasonic Corp 半導体装置及びその製造方法
US7932143B1 (en) 2009-10-22 2011-04-26 Globalfoundries Inc. Methods for protecting gate stacks during fabrication of semiconductor devices and semiconductor devices fabricated from such methods
US8330227B2 (en) 2010-02-17 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated semiconductor structure for SRAM and fabrication methods thereof
KR101718981B1 (ko) * 2010-06-30 2017-03-23 삼성전자주식회사 콘택 플러그를 포함하는 반도체 소자
US9214538B2 (en) 2011-05-16 2015-12-15 Eta Semiconductor Inc. High performance multigate transistor
US9368596B2 (en) 2012-06-14 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a field effect transistor
KR102008744B1 (ko) 2012-12-13 2019-08-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20150122295A (ko) 2014-04-22 2015-11-02 충북대학교 산학협력단 고전압 mosfet 및 이의 제조방법과 문턱전압이하 험프 개선 방법
CN105448734A (zh) * 2014-09-02 2016-03-30 无锡华润上华半导体有限公司 一种改善器件双峰效应的方法和半导体器件
US9876114B2 (en) 2014-12-30 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D FinFET metal gate
US9716146B2 (en) 2015-12-15 2017-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method with solid phase diffusion
TWI612661B (zh) 2017-01-05 2018-01-21 立錡科技股份有限公司 改善臨界電壓下滑的金屬氧化物半導體元件及金屬氧化物半導體元件的臨界電壓下滑改善方法
US10510855B2 (en) * 2017-11-14 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor layout to reduce kink effect
DE102018114750A1 (de) * 2017-11-14 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-layout zum reduzieren des kink-effekts
US10468410B2 (en) 2017-11-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate modulation to improve kink effect

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1613141A (zh) * 2001-11-20 2005-05-04 国际商业机器公司 用于限制在浅沟槽隔离工艺之后形成凹坑的方法
CN101083285A (zh) * 2006-05-31 2007-12-05 松下电器产业株式会社 半导体器件

Also Published As

Publication number Publication date
US10510855B2 (en) 2019-12-17
US20210217868A1 (en) 2021-07-15
TWI677981B (zh) 2019-11-21
US20190148507A1 (en) 2019-05-16
CN109786436A (zh) 2019-05-21
KR102202818B1 (ko) 2021-01-15
US11688784B2 (en) 2023-06-27
US20200058749A1 (en) 2020-02-20
US20190378905A1 (en) 2019-12-12
US10861951B2 (en) 2020-12-08
US10971590B2 (en) 2021-04-06
TW201919233A (zh) 2019-05-16
KR20190054904A (ko) 2019-05-22

Similar Documents

Publication Publication Date Title
CN109786436B (zh) 集成芯片及其形成方法
CN109786379B (zh) 用于改进扭结效应的金属栅极调制
US10096519B2 (en) Method of making a FinFET device
US11923411B2 (en) Integrated chip and method of forming thereof
US11810959B2 (en) Transistor layout to reduce kink effect
US9929153B2 (en) Method of making a FinFET device
US20220406774A1 (en) Doped well for semiconductor devices
CN109285888B (zh) 半导体结构及其形成方法
CN114551351A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant