TWI748346B - 多閘極之半導體結構及其製造方法 - Google Patents

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Abstract

本發明提供一種多閘極之半導體結構及其製造方法。此半導體結構包括一基底，包含一主動區以及一隔離結構位於主動區之一側。一些實施例的半導體結構亦包括一閘極結構位於基底的上方，此閘極結構包含位於基底之頂面上方的第一部份，以及連接第一部份的第二部份。其中第二部份延伸至隔離結構中，且隔離結構直接接觸第二部份的側壁與底面。一些實施例的半導體結構還包括一閘極介電層，位於閘極結構和基底之間。根據一些實施例的半導體結構之製造方法，是對隔離結構進行部份蝕刻以形成溝槽，此溝槽暴露出基底之側壁的頂部，而後續形成的閘極介電層和閘極結構延伸至溝槽中。

Description

多閘極之半導體結構及其製造方法
本發明係有關於一種半導體結構及其製造方法，且特別係有關於一種具有延伸至隔離結構中的閘極部分的多閘極之半導體結構及其製造方法。
隨著積體電路（IC）不斷的快速發展，為了符合消費者對於小型化電子裝置的需求，裝置中的半導體元件的尺寸縮小，集積度（integration degree）也隨之增加。以傳統平面式半導體元件例如金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)為例，隨著MOSFET結構不斷的縮小，位於閘極兩側的源極和汲極的間距也不斷的變小，因而造成半導體元件在關閉狀態(Off State，Ioff)時的源極汲極漏電流增加，影響了元件的電性表現。因此，積體電路業者隨後發展出了鰭型結構的半導體元件，例如鰭型場效電晶體(Fin Field-Effect Transistor，FinFET) ，而增加使閘極在矽基底下方電流的控制力。
鰭型場效電晶體的基底係形成高高突起的鰭部，並使閘極橫跨並覆蓋鰭部的側面與頂面，以降低通道的導通電阻和提高閘極對通道的控制能力，進而減少漏電流的產生。然而，鰭式場效電晶體仍有其缺點，例如連接源極和汲極的兩個導電接觸﹙conductive contact﹚(具有至少鰭部的高度)之間會自發性的產生寄生電容﹙parasitic capacitance﹚。特別是當電子裝置不斷的縮小，鰭式場效電晶體中位於閘極兩側的源極和汲極的間距也越來越近，源極和汲極上方所形成的導電接觸的間距也隨之變小，產生的寄生電容也更高。再者，FinFET結構中，突起的鰭部、橫跨並覆蓋鰭部的側面與頂面的閘極以及在閘極兩側形成的間隔物，由於其高度高，容易在製程期間坍塌和/或剝離。上述這些問題皆降低了最終產品的良率及可靠度。
另外，電子裝置中一般設置有多個具有不同結構的半導體元件，以提供電子裝置所需的不同電子特性，例如裝置中可包括高壓半導體元件和低壓半導體元件。通常需要多道製程來完成這些不同結構的半導體元件的製作，製程較為複雜，也提高了製造成本。
因此，雖然現存的半導體結構及其製造方法可以應付它們原先預定的用途，但目前它們在結構和製法上仍有需要克服的問題。如何改良半導體結構，以避免上述情形的發生，且此改良的半導體結構亦適合應用於具有不同電子特性元件的電子裝置之製作，對於相關業者而言實為一重要議題。
本發明的一些實施例係揭示一種多閘極之半導體結構，包括一基底，包含一主動區以及一隔離結構(isolation structure) 位於主動區之一側。一些實施例的半導體結構亦包括一閘極結構位於基底的上方，此閘極結構包含位於基底之頂面上方的第一部份，以及連接第一部份的第二部份。其中第二部份延伸至隔離結構中，且隔離結構直接接觸第二部份的側壁與底面。一些實施例的半導體結構還包括一閘極介電層，位於閘極結構和基底之間。
本發明的一些實施例揭示一種多閘極之半導體結構的製造方法，包括：提供一基底，此基底包含一主動區以及一隔離結構位於主動區之一側，且隔離結構的頂面與基底的頂面共平面。一些實施例中，半導體結構的製造方法更包括對隔離結構進行部份蝕刻以形成溝槽(trench)，此溝槽暴露出基底之側壁的頂部。一些實施例中，半導體結構的製造方法亦包括形成一閘極介電層於基底上並延伸至溝槽中，且閘極介電層覆蓋基底之側壁的頂部。一些實施例中，半導體結構的製造方法還包括形成一閘極結構於閘極介電層上，此閘極結構包含位於基底之頂面上方的第一部份，以及連接第一部份的第二部份。其中第二部份位於溝槽中，且隔離結構直接接觸第二部份的側壁與底面。
以下參照本發明實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。為了清楚起見，圖式中的層與區域的厚度可能會放大，或者調整特徵之間的尺寸比例。相同或相似之元件標號表示相同或相似之元件，以下段落將不再一一贅述。
本揭露實施例提供一種多閘極之半導體結構及其製造方法，其可以視應用裝置中的元件特性之需求而選擇性的製作如本揭露提出的半導體結構。根據實施例，僅需要多利用一個圖案化遮罩和一道蝕刻製程，對相關的隔離結構進行部份蝕刻，使後續形成的閘極結構的一端或兩端在隔離結構中向下延伸，即可製作出如實施例提出的多閘極(雙閘極或三閘極)元件。實施例提出的製造方法可以簡單地完成半導體結構之製作，而且可以與現有平面式元件的製法相容，並不會大幅增加製程複雜度和生產成本，又可提高製得元件結構的電性表現，例如改善元件的導通電流以及減少在關閉狀態的漏電流。
另外，文中實施例所提出的多閘極之半導體結構例如是位於一半導體裝置的主動區（active area）AA 。再者，實施例所配合的圖式係繪製一個半導體裝置中，一個主動區AA 及位於主動區AA 兩側的一個或兩個隔離結構進行部份蝕刻之製造方法，以作示例說明。但本揭露並不以此為限制。
為簡化圖式以利清楚說明，第1A-1D、2A-2D、3A-3D、4A-4D、5A-5D、6A-6D、7A-7D圖是繪製關於一個電子裝置中根據本揭露的一些實施例之單一個半導體結構的製造方法。
請同時參照第1A、1B、1C、1D圖，提供一基底10。一些實施例中，基底10包含多個隔離結構102以及分別以隔離結構102隔開的多個主動區AA 。此示例之圖式僅簡繪一個主動區AA ，以利清楚說明。如第1A圖所示，其繪製沿著第一方向D1排列的隔離結構102與主動區AA ，隔離結構102係沿著第二方向D2延伸。再者，如第1B圖所示，隔離結構102的頂面102a與基底10的頂面10a大致共平面。
請同時參照第2A、2B、2C、2D圖，對隔離結構102進行部份蝕刻，以於隔離結構102中形成溝槽(trench)104，且溝槽104暴露出基底10之側壁10s的一部份，亦即暴露出側壁10s的上部的表面10w。在一些實施例中，可利用一圖案化遮罩(patterned mask)(未示出)於基底10的隔離結構102處定義出需要形成溝槽104的位置。再者，可利用乾蝕刻(dry etching) 移除部份的隔離結構102而形成溝槽104。
在此例中，如第2B圖所示，係於主動區AA 的兩側的隔離結構102同時進行蝕刻，以形成兩溝槽104。
根據一些實施例中，如第2B圖所示，對隔離結構102進行部份蝕刻後，留下的隔離結構102’係包含一下部1021(lower portion)和位於下部1021上方的一上部(upper portion)1023，其中上部1023的頂面1023a與基底10的頂面10a大致上共平面。再者，如第2B圖所示，上部1023的頂面1023a高於下部1021的頂面1021a (亦即溝槽104的底面104b)，因此上部1023的頂面1023a和側壁1023s以及下部1021的頂面1021a係大致構成一階梯狀剖面(stepwise profile/cross-section)。
接著，請同時參照第3A、3B、3C、3D圖，在一些實施例中，形成一閘極介電層106於基底10上並延伸至溝槽104中，且閘極介電層106覆蓋基底10之側壁10s的上部的表面10w。如第3B圖所示，閘極介電層106包含延伸部1061位於溝槽104中，且延伸部1061的底面1061b接觸隔離結構102’的下部1021。
在一些實施例中，可用氧化製程來氧化基底10而形成閘極介電層106，因此閘極介電層106順應性的形成於基底10之側壁10s的上部的表面10w上。在一些其他實施例中，閘極介電層106也可以是利用沉積和圖案化製程形成。
接著，請同時參照第4A、4B、4C、4D圖，在一些實施例中，形成一閘極結構110的材料層於閘極介電層106上。閘極結構110可以是由單層或多層的導電材料層所形成。於此示例中，閘極結構110的材料層包含多晶矽層108和位於多晶矽層108上方的金屬層109。
在一些實施例中，多晶矽層108包含位於基底10之頂面10a上的第一部份1081以及位於溝槽104中的部份。請同時參照第2B和4B圖，在此一示例中，以隔離結構102’ 的上部1023的頂面1023a(第2B圖)大致齊平的位置為分界(如第4B圖中之虛線所示)，多晶矽層108在頂面1023a之上的部分定義為第一部份1081，而在頂面1023a以下(即溝槽104中)則定義為第二部份1082和第三部份。
如第4B圖所示，第二部份1082和第三部份1083分別連接第一部份1081的兩側且位於溝槽104中，且第二部份1082和第三部份1083填滿溝槽104內閘極介電層106之延伸部1061以外的空間。一些實施例中，如第4B圖所示，隔離結構102’與第二部份1082和第三部份1083的側壁與底面直接接觸。之後，在多晶矽層108上方形成金屬層109，例如鎢或其他適合的金屬材料，以降低閘極結構110整體的阻值。
詳細而言，一些實施例中，如第4B圖所示，在形成閘極結構的材料層後，隔離結構102’的下部1021接觸第二部份1082的底面1082b和第三部份1083的底面1083b，而隔離結構102’的上部1023接觸第二部份1082的側壁1082s和第三部份1083的側壁1083s。因此，閘極結構110的第二部份1082的底面1082b和第三部份1083的底面1083b係低於隔離結構102’的上部1023之頂面1023a。
接著，請同時參照第5A、5B、5C、5D圖，在一些實施例中，形成一硬質遮罩(hard mask，HM)112於閘極結構的材料層上，例如金屬層109上，以定義出之後欲形成的閘極結構的位置。硬質遮罩112例如是氮化矽。
接著，請同時參照第6A、6B、6C、6D圖，在一些實施例中，依據硬質遮罩112對下方的金屬層109、多晶矽層108和閘極介電層106進行圖案化，以暴露出閘極結構110之外的基板10(第6A、6D圖)和暴露出閘極結構之外的隔離結構102’(第6C圖)。
接著，形成間隙壁(spacer)114於閘極結構之第一部份1081的側壁上。請同時參照第7A、7B、7C、7D圖，在一些實施例中，間隙壁114形成於硬質遮罩112的側壁112s、金屬層109的側壁109s和多晶矽層108之第一部份1081的側壁1081s上。值得注意的是，根據本揭露之結構與製造方法，間隙壁114位於基底10的頂面上和隔離結構102的頂面102a上，而未與向下延伸至隔離結構102中的第二部份1082接觸，如第7B圖所示。之後，在閘極結構110的兩側的基底處進行摻雜，以分別形成源極116和汲極118，如第7A、7D圖所示。
在一些實施例中，硬質遮罩112未自半導體結構中去除。在一些其他實施例中，則去除硬質遮罩112和間隙壁114的部份頂部。之後，沉積層間介電層(interlayered dielectric(ILD) layer)(未示出)於閘極結構110和基底10上方，並形成多個貫穿層間介電層的導電接觸(未示出)分別與閘極結構110、源極116和汲極118電性連接，完成一多閘極元件(multi-gate device)之製作。
實際應用時，可根據基底上需要形成的元件特性，例如驅動電流較大，選擇是否製作如本揭露提出的半導體結構。因此，同一基底上不同區域的元件可能具有不同的結構。例如，一些實施例中，基底包括第一區域和第二區域，第一區域中係包含如一些實施例所示之閘極結構的一多閘極元件(例如多閘極電晶體)，第二區域中則包含一平面式元件(planar device)(例如平面式電晶體)。當然，本揭露並不以此為限制，基底上亦可包括分散的多個平面式元件和多閘極元件，視實際應用設計而定。
請參閱第8圖，根據實施例，僅需多利用一個圖案化遮罩來定義需要形成多閘極元件100M的區域。值得注意的是，平面式元件100P的閘極介電層以及平面閘極可以與多閘極元件100M的閘極介電層以及閘極結構同時形成。在一些實施例中，可以於基底10的隔離結構102處，先透過圖案化遮罩而定義出欲形成實施例之多閘極元件的溝槽104位置(如第2B圖所示)，使之後形成的閘極介電層和上方的閘極結構可以延伸至溝槽104而形成多閘極元件100M，或者形成於基底10的頂面10a上而形成平面式元件100P。因此，實施例提出之製造方法可以簡單地完成半導體結構之製作且可以與現有平面式元件的製法相容，而不會大幅增加製程複雜度和生產成本。
本揭露並不僅限於在主動區AA 的兩側的隔離結構102同時進行蝕刻，也可以僅在主動區AA 一側的隔離結構102形成溝槽104，視實際應用時此主動區需形成的元件結構而定。例如，若欲形成三閘極(triple-gate side device)元件，則如上述實施例在主動區AA 兩側的隔離結構102皆形成溝槽104，使之後形成的閘極結構可包含兩個延伸至隔離結構102中的部份。在一些其他的實施例中，若欲形成雙閘極(double-gate side device)元件，則在主動區AA 一側的隔離結構102形成溝槽104，使之後形成的閘極結構除了平面(例如第一方向D1和第二方向D2所構成)部份，還包含一個延伸至隔離結構102中的部份(如以下第9B、9C圖所示之實施例)。
第9A、9B、9C圖與第1A-1D、2A-2D、3A-3D、4A-4D、5A-5D、6A-6D、7A-7D圖中相同或類似的元件係沿用相同或類似的標號，且為了簡化說明，關於相同或類似於前述第1-7圖所繪示的部件及其形成製程步驟，在此不再詳述。第9A、9B、9C圖所示的三種半導體結構其差別在於，閘極介電層和上方的閘極結構延伸至主動區AA 兩側的隔離結構102的溝槽104中(如第9A圖的三閘極元件)、或是延伸至主動區AA 單側的隔離結構102的溝槽104中(如第9B、9C圖的雙閘極元件)。
相較於平面式元件，本揭露一些實施例的半導體結構，所提出的多閘極元件(不論是三閘極元件或雙閘極元件)，皆可增加閘極寬度而提高導通電流(on-state current，Ion)。實施例中更進行多次模擬實驗，並以其中幾次實驗數據和結果做說明。表1列出其中幾次模擬實驗的相關參數值與導通電流增加比例之結果。
請參照第9A圖，其標示出閘極結構110中多晶矽層108的三個部份的閘極寬度。第一部份1081對應於閘極介電層106與基底10之頂面10a的接觸長度係定義為第一寬度W1，第二部份1082和第三部份1083在隔離結構102中延伸的深度係分別定義為第二寬度W2和第三寬度W3，其中第二寬度W2小於第一寬度W1，第三寬度W3小於第一寬度W1。如第9A圖所示，閘極結構110的總寬度為第一寬度W1、第二寬度W2以及第三寬度W3的總和。其中，第二寬度W2可以等於或不等於第三寬度W3。
在一些實施例中，第二寬度W2小於等於第一寬度W1的1/2，且大於等於第一寬度W1的1/8；類似的，第三寬度W3小於等於第一寬度W1的1/2，且大於等於第一寬度W1的1/8。在一些其他實施例中，第二寬度W2小於等於第一寬度W1的1/2，且大於等於第一寬度W1的1/4；類似的，第三寬度W3小於等於第一寬度W1的1/2，且大於等於第一寬度W1的1/4。值得注意的是，前述寬度比例數值的範圍僅為一部份示例的態樣，本揭露並不僅限於前述範圍。
在模擬實驗中，實施例的半導體結構的隔離結構102的深度(例如沿著第三方向的深度)例如0.425µm，第一寬度W1分別為0.2µm、0.3µm、0.4µm時，第二寬度W2和/或第三寬度W3等於0.05µm。如表1之模擬實驗結果，和平面式的半導體結構(亦即，結構中只有第一部份1081的第一寬度W1)相比，導通電流(Ion)可以改善例如12.5%以上，甚至可高達50%。
表1
  第一寬度W1(µm) 第二寬度W2(µm) 第三寬度W3(µm) 總寬度 (µm) 導通電流(Ion) 改善的百分比
三閘極元件(閘極的兩部份分別在隔離結構中) 0.4 0.05 0.05 0.5 25.0%
0.3 0.4 33.3%
0.2 0.3 50.0%
雙閘極元件(閘極的一部份在一隔離結構中) 0.4 0.05 0 0.45 12.5%
0.3 0.35 16.7%
0.2 0.25 25.0%
根據表1，當第二寬度W2為0.05µm時，隨著第二寬度W2相對於第一寬度W1的比值增加 (亦即第一寬度W1縮短)，導通電流的改善幅度越大；當第二寬度W2相對於第一寬度W1的比值為1/4時，和平面式的半導體結構(亦即，結構中只有第一部份1081的第一寬度W1)相比，導通電流改善了25%。再者，在相同的第一寬度W1下，當第二寬度W2和第三寬度W3皆為0.05µm，相較於結構中只有第二部份1082(亦即第二寬度W2為0.05µm，第三寬度W3為0µm)，導通電流的改善幅度也增加；例如第一寬度W1為0.2µm，比較不具有第三部份1082和具有第三部份1082的結構，其導通電流的改善幅度由25%提升至50%。
另外，在某一個隔離結構102兩側形成的元件，可以視實際應用之設計，例如隔離結構102的寬度大小，而變化和選擇實施例之半導體結構的態樣。第10A、10B圖與第9A-9C圖中相同或類似的元件係沿用相同或類似的標號，且為了簡化說明，關於相同或類似於前述第1A-1D、2A-2D、3A-3D、4A-4D、5A-5D、6A-6D、7A-7D圖以及第9A-9C圖所繪示的部件及其形成製程步驟，在此不再詳述。
在一些實施例中，在基底上設置元件時，隔離結構102(例如淺溝槽隔離)的寬度不能過大，否則在研磨製程後，例如進行化學機械研磨(chemical mechanical polishing/planarization， CMP)後形成的隔離結構102的頂面會產生淺碟型凹陷(dishing)的缺陷。而根據本揭露一些實施例所提出的半導體結構，如第10A圖所示，欲在以一隔離結構102E相隔開的兩個主動區形成實施例之多閘極元件100M1和100M2，且隔離結構102E的寬度無法過寬的情況下，藉由實施例的製造方法中對隔離結構102E進行部份蝕刻，使後續形成的兩個閘極結構110，其延伸至隔離結構102E中的閘極部份仍然留有隔離材料可以相隔離。例如，第10A圖所示的兩個多閘極元件100M1和100M2的多晶矽層108之間包含隔離結構102E，其在沿著基底10之頂面10a處的第一方向D1上仍有寬度WR 的隔離材料，以完成電性隔離。
另外，在一些其他實施例中，如第10B圖所示，亦可選擇在以一隔離結構102相隔開的兩個主動區中製作如第9B圖和第9C圖之半導體結構，以避免在兩個多閘極元件的兩相鄰延伸部份之間有不必要的寄生電容產生。亦即，第10B圖中左方的多閘極元件100M1具有閘極結構110’，其多晶矽層108’包含第一部份1081和第二部份1082。第10B圖中右方的多閘極元件100M2具有閘極結構110’’，其多晶矽層108’’包含第一部份1081和第三部份1083，且多閘極元件100M1和100M2之間的隔離結構102f保持完整，沒有部份蝕刻。因此，多閘極元件100M1的第一部份1081和多閘極元件100M2的第三部份1083至少有基底10的主動區AA 和隔離結構102f相隔開來，不易產生寄生電容。
值得注意的是，所設置的多個實施例之半導體結構，這些多閘極元件的閘極介電層106係彼此相互分離。例如上述第10A圖或第10B圖所示之多閘極元件100M1和100M2，其各自的閘極介電層106係獨立地形成於各自主動區AA 的基底10之頂面10a和側壁10s的上部的表面10w上，而未相互連接。
再者，本揭露之實施例的半導體結構亦可根據實際設計的條件需求而稍做修飾或變化。第11圖為根據本揭露的一些實施例之兩個相鄰半導體結構的剖面示意圖。第11圖與第9A-9C、10A、10B圖中相同或類似的元件係沿用相同或類似的標號，且為了簡化說明，關於相同或類似於前述圖示的部件及其形成製程步驟，在此不再詳述。如第11圖所示，的一些實施例中，多閘極元件100M3和100M4係具有共同閘極110C，其包含共同金屬層109C和共同多晶矽層108C。共同多晶矽層108C包括了第一部份1081’以及分別連接第一部份1081’的第二部份1082、第三部份1083和第四部份1084，其中第二部份1082對應於多閘極元件100M3中部份向下蝕刻的隔離結構102-3，第三部份1083對應於多閘極元件100M4中部份向下蝕刻的隔離結構102-4，而第四部份1084則對應於兩個多閘極元件100M3和100M4的主動區AA 之間的向下蝕刻的隔離結構102-M。如第11圖所示，隔離結構102-M的頂面102-Ma則大致平行且低於基板10的頂面10a 。根據此示例中第四部份1084的設置可使多閘極元件100M3和100M4的閘極電性連接，完成共同閘極的配置。
根據上述，根據本揭露一些實施例提出的半導體結構和製造方法具有許多優點。例如，可以視應用裝置中的元件特性，例如有些元件需要，而選擇性的製作如本揭露提出的半導體結構，且僅需要多利用一個圖案化遮罩和一道蝕刻製程，以對相關的隔離結構102進行部份蝕刻，即可製作出如實施例提出的多閘極(雙閘極或三閘極)元件，改善元件的導通電流。實施例提出的製造方法可以簡單地完成半導體結構之製作，而且可以與現有平面式元件的製法相容，並不會大幅增加製程複雜度和生產成本。
再者，若以較大的驅動電流控制傳統的平面式元件，則元件在關閉狀態(Off State，Ioff)會產生漏電流，利用本揭露實施例提出的半導體結構(多閘極元件)，向下延伸至隔離結構102中的閘極部份可以利用電場而限制漏電流的大小，因此若以較大的驅動電流操作實施例的半導體結構(多閘極元件)，可以減少在關閉狀態的漏電流。另外，實施例之部份蝕刻的隔離結構可以減少耦合電容(coupling capacitance)。
再者，根據實施例提出的一些半導體結構，可以視應用條件所需而決定形成三閘極元件(如第7B、9A、10A、11圖所示)或雙閘極元件(如第9B、9C、10B圖所示)。例如，在寬度較小或是寬度有所限制的一個隔離結構的兩側，可以形成如第10B圖所示之兩個雙閘極元件的態樣，以避免不必要的寄生電容產生。當然，也可以在一個隔離結構的兩側分別形成如第9A圖所示之三閘極元件以及如第9C圖所示之雙閘極元件。本揭露對於半導體結構的應用態樣並不多做限制。
另外，由於本案實施例提出的多閘極之半導體結構是令閘極結構的一端或兩端在隔離結構中向下延伸，因此在基底10的頂面10a上的閘極部份(例如多晶矽層108的第一部份1081和金屬層109)的厚度與傳統平面式元件的閘極相同。因此，實施例提出的半導體結構仍屬於類平面式的半導體結構，而不會增加閘極在基底10的頂面10a上方的高度。相較於傳統鰭型場效電晶體(Fin Field-Effect Transistor，FinFET)之閘極會覆蓋高度甚高的鰭部而使閘極具有高的側壁，其相鄰元件(例如電晶體)的閘極的側壁之間會產生不可忽略的寄生電容，本揭露之實施例所提出的半導體結構可以避免寄生電容的產生。 再者，由於實施例提出的半導體結構不會增加閘極在基底10的頂面10a上方的高度，僅形成低的間隙壁114，而不會有如傳統FinFET中高的間隙壁(覆蓋於閘極側壁)容易坍塌或剝離的問題產生。因此，根據本揭露之實施例所提出的結構及其製造方法，可製得一種具有良好廓形的半導體結構，且結構中之元件沒有高度過高的問題，整體結構穩定，而可提高製得之結構的良率，進而提升後續所形成的元件的電性表現。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
AA :主動區 10:基底 102、102’、102E、102F、102-3、102-4、102-M:隔離結構 1021:下部 1023:上部 104:溝槽 10a、102a、1021a、1023a、102-Ma:頂面 104b、1061b、1082b、1083b:底面 10s、1023 s、1081s、1082s、1083s、109s、112s:側壁 10w:表面 106:閘極介電層 1061:延伸部 108、108’、108’’:多晶矽層 1081、1081’:第一部份 1082:第二部份 1083:第三部份 1084:第四部份 109:金屬層 110、110’、110’’:閘極結構 112:硬質遮罩 114:間隙壁 116:源極 118:汲極 100M、100M1、100M2、100M3、100M4:多閘極元件 100P:平面式元件 W1:第一寬度 W2:第二寬度 W3:第三寬度 WR :寬度 D1:第一方向 D2:第二方向 D3:第三方向
第1A-1D、2A-2D、3A-3D、4A-4D、5A-5D、6A-6D、7A-7D圖為根據本揭露的一些實施例之製造半導體結構的各步驟中所對應的相關圖式；其中第1A、2A、3A、4A、5A、6A、7A圖為俯視基板的示意圖，第1B、2B、3B、4B、5B、6B、7B圖係分別對應第1A、2A、3A、4A、5A、6A、7A圖中的剖面線B-B’所繪製的剖面示意圖，第1C、2C、3C、4C、5C、6C、7C圖係分別對應第1A、2A、3A、4A、5A、6A、7A圖中的剖面線C-C’所繪製的剖面示意圖，第1D、2D、3D、4D、5D、6D、7D圖係分別對應第1A、2A、3A、4A、5A、6A、7A圖中的剖面線D-D’所繪製的剖面示意圖。 第8圖為一基底之簡單示意圖，其中基底上係形成複數個平面式元件和複數個多閘極元件。 第9A、9B、9C圖分別為根據本揭露的一些實施例之半導體結構的剖面示意圖。 第10A、10B圖分別繪示根據本揭露的一些實施例之兩個相鄰的半導體結構的剖面示意圖。 第11圖為根據本揭露的一些實施例之兩個相鄰半導體結構的剖面示意圖。
AA :主動區
10:基底
102’:隔離結構
10s、1081s、1082s、1083s、109s、112s:側壁
106:閘極介電層
1061:延伸部
108:多晶矽層
1081:第一部份
1082:第二部份
1083:第三部份
109:金屬層
110:閘極結構
112:硬質遮罩
114:間隙壁
D1:第一方向
D3:第三方向

Claims (13)

  1. 一種多閘極之半導體結構，包括：一基底，包括複數個多閘極元件(multi-gate devices)，該些多閘極元件分別包含：一主動區以及一隔離結構(isolation structure)位於該主動區之一側；一閘極結構，位於該基底的上方，該閘極結構包含：第一部份，位於該基底的頂面的上方；和第二部份，連接該第一部份，且延伸至該隔離結構中，其中該第一部份和該第二部份包含相同材料，其中該隔離結構直接接觸該第二部份的側壁與底面；以及一閘極介電層，位於該閘極結構和該基底之間，其中，該些多閘極元件的該些閘極介電層係相互分離。
  2. 如申請專利範圍第1項所述之多閘極之半導體結構，其中該閘極介電層包含一延伸部於該隔離結構中，該延伸部位於該閘極結構的該第二部份與該基底之間，且該延伸部的底面接觸該隔離結構且低於該基底的該頂面。
  3. 如申請專利範圍第1項所述之多閘極之半導體結構，其中該第一部份對應於該閘極介電層與該基底之該頂面的接觸長度係定義為第一寬度，該第二部份在沿著該隔離結構的延伸方向上的深度係定義為第二寬度，該第二寬度小於該第一寬度。
  4. 如申請專利範圍第1項所述之多閘極之半導體結構，其中該隔離結構包含一下部(lower portion)和位於該下部之上的一上部(upper portion)，該上部的頂面與該基底的頂面共平面，其中該上部和該下部構成一階梯狀剖面。
  5. 如申請專利範圍第4項所述之多閘極之半導體結構，其中該隔離結構的該下部接觸該閘極結構之該第二部份的該底面以及接觸該閘極介電層之延伸部的底面，該上部接觸該第二部份的該側壁。
  6. 如申請專利範圍第1項所述之多閘極之半導體結構，更包括間隙壁(spacer)位於該閘極結構之該第一部份的側壁上，其中該間隙壁未與該第二部份接觸。
  7. 如申請專利範圍第1項所述之多閘極之半導體結構，其中該第二部份連接該第一部份的一側，該閘極結構更包含第三部份連接該第一部份的另一側，該第三部份延伸至另一隔離結構中，且該第三部份的側壁與底面被所述另一隔離結構覆蓋。
  8. 如申請專利範圍第7項所述之多閘極之半導體結構，其中該第一部份對應於該閘極介電層與該基底之該頂面的接觸長度係定義為第一寬度，該第三部份在沿著所述另一隔離結構的延伸方向上的深度係定義為第三寬度，該第三寬度小於該第一寬度。
  9. 如申請專利範圍第1項所述之多閘極之半導體結構，其中該基底包括第一區域和第二區域，一平面式元件(planar device)係設置於該第二區域中，該些多閘極元件(multi-gate devices)設置於該第一區域中。
  10. 一種多閘極之半導體結構之製造方法，包括：提供一基底，在該基底製作複數個多閘極元件(multi-gate devices)，該基底的該些多閘極元件各包含一主動區以及一隔離結構位於該主動區之一側，且該隔離結構的頂面與該基底的頂面共平面，且各該些多閘極元件之製造方法包括：對該隔離結構進行部份蝕刻以形成溝槽(trench)，該溝槽暴露出該基底之側壁的頂部；形成一閘極介電層於該基底上並延伸至該溝槽中，且該閘極介電層覆蓋該基底之該側壁的該頂部；以及形成一閘極結構於該閘極介電層上，該閘極結構包含：第一部份，位於該基底的該頂面上；和第二部份，連接該第一部份且位於該溝槽中，其中該第一部份和該第二部份包含相同材料，其中該隔離結構直接接觸該第二部份的側壁與底面，其中，該些多閘極元件的該些閘極介電層係相互分離。
  11. 如申請專利範圍第10項所述之多閘極之半導體結構之製造方法，其中各該些多閘極元件之製造方法中，對該隔離結構進行部份蝕刻後，留下的該隔離結構係包含一下部(lower portion)和位於該下部上方的一上部(upper portion)，其中該上部的頂面與該基底的該頂面共平面，在形成該閘極結構後，該下部接觸該閘極結構之該第二部份的該底面，該上部接觸該第二部份的該側壁。
  12. 如申請專利範圍第10項所述之多閘極之半導體結構之製造方法，各該些多閘極元件之製造方法中更包括：形成間隙壁(spacer)於該閘極結構之該第一部份的側壁上，其中該間隙壁未與該第二部份接觸。
  13. 如申請專利範圍第10項所述之多閘極之半導體結構之製造方法，其中各該些多閘極元件之製造方法中，該基底更包含另一隔離結構，並對該些隔離結構進行部份蝕刻以形成兩溝槽於該主動區的相對兩側，該閘極結構更包含第三部份連接該第一部份的另一側，該第三部份延伸至所述另一隔離結構中，且該第三部份的側壁與底面與所述另一隔離結構接觸。
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