TW202121540A - 半導體裝置 - Google Patents

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TW202121540A
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TW
Taiwan
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layer
region
dielectric layer
hafnium
type
Prior art date
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TW109125035A
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黃懋霖
朱龍琨
徐崇威
余佳霓
江國誠
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台灣積體電路製造股份有限公司
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Abstract

依據一實施例的半導體裝置包含第一全環繞式閘極電晶體和第二全環繞式閘極電晶體。第一全環繞式閘極電晶體包含第一複數個通道元件、位於第一複數個通道元件上方的第一界面層、位於第一界面層上方的第一含鉿介電層及位於第一含鉿介電層上方的金屬閘極電極層。第二全環繞式閘極電晶體包含第二複數個通道元件、位於第二複數個通道元件上方的第二界面層、位於第二界面層上方的第二含鉿介電層及位於第二含鉿介電層上方的金屬閘極電極層。第一界面層的第一厚度大於第二界面層的第二厚度。第一含鉿介電層的第三厚度小於第二含鉿介電層的第四厚度。

Description

半導體裝置
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其形成方法。
半導體積體電路(integrated circuit，IC)產業已經歷了快速成長。在積體電路材料和設計上的技術進步產生了數代積體電路，每一代都比前一代具有更小且更複雜的電路。在積體電路的發展史中，功能密度(即每一晶片區互連的裝置數目)增加，同時幾何尺寸(即製造過程中所產生的最小的組件(或線路))縮小。此元件尺寸微縮化的製程提供增加生產效率與降低相關費用的益處。元件尺寸微縮化也增加了加工及製造積體電路的複雜性。
舉例來說，隨著積體電路(IC)技術朝更小的技術節點發展，已引進多閘極裝置透過增加閘極通道耦合、降低關態電流及減少短通道效應(short-channel effects，SCEs)來改善閘極控制。多閘極裝置一般代表具有閘極結構或閘極結構的一部分設置於通道區的多於一面上方的裝置。鰭式場效電晶體(Fin-like field effect transistors，FinFETs)和全環繞式閘極(gate-all-around，GAA)電晶體(兩者也被稱為非平面電晶體)為高效能且低漏電應用之已流行且有潛力的候選的多閘極裝置的範例。鰭式場效電晶體具有由閘極在多於一面圍繞的升高的通道(舉例來說，閘極圍繞從基底延伸的半導體材料的“鰭”的頂部和側壁)。相較於平面電晶體，此配置提供通道的較佳控制以及大幅地減少短通道效應(特別來說，透過減少次臨界漏電流(即在關態的鰭式場效電晶體的源極與汲極之間的耦合)來達到)。全環繞式閘極電晶體具有可部分延伸或完全延伸於通道區周圍的閘極結構，以在兩面或更多面上提供入口至通道區。全環繞式閘極電晶體的通道區可由奈米線、奈米片、其他奈米結構及/或其他合適的結構形成。在一些實施例中，此通道區包含垂直堆疊的多個奈米線(其水平延伸，進而提供水平定向的通道)。這種全環繞式閘極電晶體可被稱為垂直堆疊水平全環繞式閘極(vertically-stacked horizontal GAA，VGAA)電晶體。
積體電路裝置包含提供不同功能的電晶體，例如輸入/輸出(input/output，I/O)功能和核心功能。這些不同的功能要求電晶體具有不同的結構。同時，具有相似製程和相似製程窗口來製造這些不同的電晶體以降低成本並提高產率是有利的。雖然現有的全環繞式閘極電晶體和製程一般來說已滿足其預期目的，但是現有的全環繞式閘極電晶體和製程在各個方面不完全令人滿意。
在一些實施例中，提供半導體裝置，半導體裝置包含第一全環繞式閘極電晶體，包含:第一複數個通道元件；第一界面層，位於第一複數個通道元件上方；第一含鉿介電層，位於第一界面層上方；及金屬閘極電極層，位於第一含鉿介電層上方；以及第二全環繞式閘極電晶體，包含:第二複數個通道元件；第二界面層，位於第二複數個通道元件上方；第二含鉿介電層，位於第二界面層上方；及金屬閘極電極層，位於第二含鉿介電層上方，其中第一界面層的第一厚度大於第二界面層的第二厚度，其中第一含鉿介電層的第三厚度小於第二含鉿介電層的第四厚度。
在一些其他實施例中，提供半導體裝置，半導體裝置包含第一全環繞式閘極電晶體，位於輸入/輸出裝置區中，第一全環繞式閘極電晶體包含: 第一複數個通道元件；第一界面層，位於第一複數個通道元件上方；第一含氧化鉿介電層，位於第一界面層上方；及第一金屬閘極電極層，位於第一界面層上方；及第二全環繞式閘極電晶體，位於輸入/輸出裝置區中，第二全環繞式閘極電晶體包含:第二複數個通道元件；第一界面層，位於第二複數個通道元件上方；第一含氧化鉿介電層，位於第一界面層上方；及第二金屬閘極電極層，位於第一界面層上方；以及第三全環繞式閘極電晶體，位於不同於輸入/輸出裝置區的邏輯裝置區中，第三全環繞式閘極電晶體包含:第三複數個通道元件；第二界面層，位於第三複數個通道元件上方；及第二含氧化鉿介電層，位於第二界面層上方，其中第一界面層的第一厚度大於第二界面層的第二厚度，其中第一含氧化鉿介電層的第三厚度小於第二含氧化鉿介電層的第四厚度。
在另外一些實施例中，提供半導體裝置的形成方法，此方法包含在基底的第一區和第二區上方形成複數個交替的半導體層，複數個交替的半導體層包含第一複數個第一半導體層和第二複數個第二半導體層交錯排列；將第一區上方的複數個交替的半導體層圖案化，以形成第一主動區；將第二區上方的複數個交替的半導體層圖案化，以形成第二主動區；選擇性移除第二複數個第二半導體層，以在第一主動區中形成第一通道元件及在第二主動區中形成第二通道元件；在第一通道元件上方形成第一厚度的第一界面層；在第二通道元件上方形成第二厚度的第二界面層，第二厚度小於第一厚度；在第一界面層上方形成第三厚度的第一含鉿介電層；以及在第二界面層上方形成第四厚度的第二含鉿介電層，第四厚度大於第三厚度。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
再者，當用“大約”、“近似”及類似術語描述數字或數字範圍時，此術語目的在涵蓋在包含所描述的數字的合理範圍內的數字，例如在描述的數字的+/- 10％之內或本發明所屬技術領域者理解的其他數值。舉例來說，術語“約5nm”涵蓋4.5nm至5.5nm的尺寸範圍。
本發明實施例為有關於全環繞式閘極電晶體，且特別來說，為有關於半導體裝置中的輸入/輸出(I/O)全環繞式閘極電晶體。依據本發明實施例的半導體裝置包含在輸入/輸出裝置區用於輸入/輸出功能的第一類型全環繞式閘極電晶體以及在核心裝置區用於邏輯功能的第二類型全環繞式閘極電晶體。第一類型全環繞式閘極電晶體和第二類型全環繞式閘極電晶體包含設置於通道元件正上方的界面層。為了適應更高的操作電壓，將輸入/輸出裝置區中的界面層做得較厚，以防止或減少漏電。傳統上，大致均勻厚度的高介電常數(high-k)介電層設置於輸入/輸出裝置區和核心裝置區中的界面層上方。當採用傳統技術時，用於第一類型全環繞式閘極電晶體的高介電常數介電層和界面層可縮小相鄰通道元件之間的間距，使得幾乎沒有或沒有製程窗口來沉積偶極層、功函數層和金屬填充層。本發明實施例提供使輸入/輸出裝置區中的高介電常數介電層變薄的製程，以為偶極層或閘極填充層騰出空間，進而確保製程窗口和效能。
第1圖為依據本發明各個方面之半導體裝置的製造方法100的流程圖。以下將結合第2A、2B和3-12圖描述第1圖，第2A、2B和3-12圖為依據第1圖的方法100，將半導體裝置製造於工件上之前，工件在製造的各個階段的概略透視圖和概略剖面示意圖。在本發明實施例中，為了便於參考，因為在製程結束時工件會變為半導體裝置，因此可互換指稱工件和半導體裝置，且可共用相同的參考符號。可在方法100之前、期間和之後提供額外的步驟，且對於方法100的額外實施例，可移動、取代或消除描述的一些步驟。可將額外的部件增加至第2A、2B和3-12圖所示的半導體裝置，且在半導體裝置的其他實施例中，可取代、修改或消除以下描述的一些部件。
請參照第1、2A和2B圖，方法100包含方塊102，其中在半導體裝置200的基底202上的第一區1000和第二區2000上方形成複數個交替的半導體層204。半導體裝置200的第一區1000顯示於第2A圖，而半導體裝置200的第二區2000顯示於第2B圖。在一些實施例中，基底202包含矽。替代地或附加地，基底202包含其他元素半導體(例如鍺)、化合物半導體(例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(例如矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或前述之組合。在一些實施例中，基底202包含一個或多個第III-V族材料、一個或多個第II-IV族材料或前述之組合。在一些實施例中，基底202為絕緣層上覆半導體基底，例如絕緣層上覆矽(silicon-on-insulator，SOI)基底、絕緣層上覆矽鍺(silicon germanium-on-insulator，SGOI)基底或絕緣層上覆鍺(germanium-on-insulator，GOI)基底。絕緣層上覆半導體基底可透過使用植氧分離(separation by implantation of oxygen，SIMOX)、晶圓接合及/或其他合適的方法製造。依據半導體裝置200的設計需求，基底202可包含各種摻雜區。p型摻雜區可包含p型摻雜物，例如硼、銦、其他p型摻雜物或前述之組合。n型摻雜區可包含n型摻雜物，例如磷、砷、其他n型摻雜物或前述之組合。在一些實施例中，基底202包含由p型摻雜物和n型摻雜物的組合形成的摻雜區。各種摻雜區可直接形成於基底202上及/或基底202中，這些摻雜區例如提供p型井結構、n型井結構、雙井結構、凸起結構或前述之組合。可進行離子佈植製程、擴散製程及/或其他合適的摻雜製程以形成各種摻雜區。在一些實施例中，p型全環繞式閘極裝置形成於n型井上方，而n型全環繞式閘極裝置形成於p型井上方。
第一區1000和第二區2000為包含具有不同功能的電晶體的裝置區。在一些實施例中，第一區1000為輸入/輸出(I/O)裝置區(或輸入/輸出區)，故可被稱為輸入/輸出裝置區或輸入/輸出區。相似地，第二區2000為核心裝置區(或核心區)，故可被稱為核心裝置區或核心區。在這些實施例中，核心裝置區係指包含邏輯單元(例如反相器、反及、反或、及、或和正反器)以及記憶單元(例如靜態隨機存取記憶體(static random access memory，SRAM)、動態隨機存取記憶體(dynamic random access memory，DRAM)和快閃記憶體)的裝置區。輸入/輸出區係指作為核心裝置區與外部/周圍電路之間的界面的裝置區，例如半導體裝置200安裝於其上的印刷電路板(printed circuit board，PCB)上的電路。第一區1000的操作電壓相似於外部電壓(外部/周圍電路的電壓水平)，且高於第二區2000的操作電壓。為了適應更高的操作電壓，相較於在第二區2000中的電晶體，在第一區1000中的電晶體可具有較厚的界面層。在傳統製程中，高介電常數介電層也沉積於第一區1000和第二區2000中的界面層上方。第一區1000中較厚的界面層和高介電常數介電層可縮小通道元件之間的間距，進而大致縮小甚至消除用以形成圍繞通道元件的金屬閘極電極的各種層的製程窗口。作為折衷，傳統製程通常在第一區1000中採用全環繞式閘極電晶體通用的金屬閘極電極結構，導致效能降低。如以下所述，本發明實施例提供了優點，因為將半導體裝置的第一區1000中的高介電常數介電層變薄或甚至完全移除，以為金屬閘極電極中的各種層騰出空間，進而改善半導體裝置200的效能。同時，第一區1000(輸入/輸出區)和第二區2000(核心裝置區)中的全環繞式閘極電晶體的形成製程共用大致相似的操作，進而降低製造成本。
在第2A和2B圖呈現的實施例中，複數個交替的半導體層204包含複數個第一半導體層208和複數個第二半導體層206交錯排列。也就是說，一個第二半導體層206夾設於兩相鄰第一半導體層208之間。複數個第一半導體層208由第一半導體材料形成，而複數個第二半導體層206由不同於第一半導體材料的第二半導體材料形成。在一些實施例中，第一半導體材料為矽(Si)或基本上由矽(Si)組成，而第二半導體材料為矽鍺(SiGe)由基本上由矽鍺(SiGe)組成。第一複數個交替的半導體層204包可透過交替地沉積或磊晶成長複數個第一半導體層208和複數個第二半導體層206形成。在一些實施例中，在將第一複數個交替的半導體層204圖案化為鰭結構(鰭狀主動區)之後，可選擇性地移除在通道區中的複數個第二半導體層206的一部分，以釋放由複數個第一半導體層208形成的通道元件。就這點而言，第二半導體層206用作犧牲半導體層，且可被稱為犧牲半導體層。
請參照第1、2A和2B圖，方法100包含方塊104，其中在第一區1000中形成第一鰭結構210A，及在第二區2000中形成第二鰭結構210B。如第2A圖所示，可將複數個交替的半導體層204圖案化以形成第一區1000中的第一鰭結構210A，且如第2B圖所示，可將複數個交替的半導體層204圖案化以形成第二區2000中的第二鰭結構210B。在方塊104，第一鰭結構210A和第二鰭結構210B可透過使用合適的製程(例如光微影和蝕刻製程)圖案化。在一些實施例中，使用乾蝕刻或電漿蝕刻製程蝕刻複數個交替的半導體層204來形成鰭結構。在一些其他實施例中，鰭結構可透過雙重圖案化微影(double-patterning lithography，DPL)製程、四重圖案化微影(quadruple-patterning lithography，QPL)製程或多重圖案化微影(multiple-patterning lithography，MPL)製程形成。一般來說，雙重圖案化微影、四重圖案化微影和多重圖案化微影製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。在一些實施例中，介電隔離部件212形成於第一鰭結構210A與第二鰭結構210B之間。介電隔離部件212也可被稱為淺溝槽隔離(shallow trench isolation，STI)部件。
請參照第1、2A和2B圖，方法100包含方塊106，其中在第一鰭結構210A的第一通道區1100和第二鰭結構210B的第二通道區2100上方形成虛設閘極結構214。如第2A和2B圖所示，虛設閘極結構214可包含虛設閘極介電層216、虛設閘極電極218、閘極頂部硬遮罩220和閘極間隙壁221。在一些實施例中，虛設閘極電極218可由多晶矽形成，且虛設閘極介電層216可由氧化矽或氮氧化矽形成。閘極頂部硬遮罩220可由氧化矽或氮化矽形成。在一些實施例中，閘極頂部硬遮罩220可包含多層。舉例來說，閘極頂部硬遮罩220可包含與虛設閘極電極218相鄰的氧化矽層及在氧化矽層上方的氮化矽層。閘極間隙壁221沿虛設閘極電極218的側壁延伸，並定義第一通道區1100和第二通道區2100。在一些實施例中，閘極間隙壁221可由氧化矽、氮氧化矽、氮化矽、氮碳氧化矽、低有著介電常數小於4的介電常數介電材料或前述之組合形成。
為了清楚描述和顯示，第3-12圖的每一者包含沿第2A圖所示的剖面I-I’的第一鰭結構210A的局部剖面示意圖和第2B圖所示的剖面II-II’的第二鰭結構210B的局部剖面示意圖。如第2A圖所示，剖面I-I’沿虛設閘極結構214延伸，並通過第一通道區1100。如第2B圖所示，剖面II-II’沿虛設閘極結構214延伸，並通過第二通道區2100。
請參照第1和3-5圖，方法100包含方塊108，其中釋放第一通道區1100中的第一通道元件208A和第二通道區2100中的第二通道元件208B。在一些實施例中，在方塊106形成虛設閘極結構214之後，虛設閘極結構214用作蝕刻遮罩以將第一鰭結構210A和第二鰭結構210B凹陷，以形成源極/汲極溝槽來暴露出第一通道區1100和第二通道區2100中的複數個第一半導體層208和複數個第二半導體層206的側壁。在一些實施例中，可選擇性並部分蝕刻第一通道區1100和第二通道區2100中的複數個第二半導體層206，以在複數個第一半導體層208的兩者之間形成內部間隙壁凹口。接著，在內部間隙壁凹口中形成內部間隙壁部件。接著，可在源極/汲極溝槽中形成磊晶源極/汲極部件。在形成磊晶源極/汲極部件之後，可在半導體裝置200上方沉積層間介電(interlayer dielectric，ILD)層。可進行平坦化製程(例如化學機械研磨(chemical mechanical polishing，CMP)製程)，以將半導體裝置200平坦化直到暴露出虛設閘極電極218。接著，可使用合適的乾蝕刻或濕蝕刻製程選擇性地移除暴露的虛設閘極電極218。第3圖顯示在移除虛設閘極電極218之後，在第一通道區1100和第二通道區2100中複數個交替的半導體層204。在一些實施例中，可使用合適的蝕刻製程來移除虛設閘極介電層216，此蝕刻製程不同於用以移除虛設閘極電極218的蝕刻製程。第4圖顯示在移除虛設閘極介電層216之後，在第一通道區1100和第二通道區2100中複數個交替的半導體層204。在移除虛設閘極介電層216之後，可選擇性地移除複數個第二半導體層206。在一些實施例中，複數個第二半導體層206由矽鍺形成，且選擇性移除製程包含使用合適的氧化劑(例如臭氧)將複數個第二半導體層206氧化。之後，可選擇性地移除氧化的第二半導體層206。在此階段，如第5圖所示，第一通道元件208A形成於第一區1000中，而第二通道元件208B形成於第二區2000中。
請參照第1和6圖，方法100包含方塊110，其中在第一區1000的第一通道元件208A和第二區2000的第二通道元件208B上方形成第一界面層222。在一些實施例中，第一界面層222可包含氧化矽或氮氧化矽或其他合適的材料。在一些實施例中，第一界面層222可透過使用合適的方法沉積，例如原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)、臭氧氧化、熱氧化或其他合適的方法。在一些實施例中，第一界面層222的沉積為時間控制的，使得第一厚度IT1在約15Å與約35Å之間。界面層(例如第一界面層222)作為控制並降低閘極漏電流的功能。如以下將描述，在一些情況中，可將在第一界面層222上方的高介電常數介電層變薄或甚至完全移除。在一些情況中，其中高介電常數介電層從第一界面層222上完全移除，可形成第一界面層222至厚度約15Å與約35Å之間，以補償高介電常數介電層降低的厚度或缺少高介電常數介電層。
請參照第1和7圖，方法100包含方塊112，其中移除第二區2000中的第二通道元件208B上方的第一界面層222。在一些實施例中，第一遮罩層224可形成於第一區1000上方，以覆蓋第一通道元件208A上方的第一界面層222，而暴露出第二區2000中的第一界面層222。在一些實施例中，第一遮罩層224可為光阻層，例如底部抗反射塗佈(bottom antireflective coating，BARC)層。在方塊112，大致移除第二區2000中暴露的第一界面層222，使得第二通道元件208B大致暴露於第二區2000中。
請參照第1和8圖，方法100包含方塊114，其中在第二區2000中的第二通道元件208B上方形成第二界面層226。在本發明實施例中，在方塊114，在第二通道元件208B上重新形成界面層至第二厚度IT2，第二厚度IT2小於第一厚度IT1。相似於第一界面層222，第二界面層226可包含氧化矽或氮氧化矽或其他合適的材料。第二界面層226也可透過使用相似於用以形成第一界面層222的方法來沉積，這些方法例如原子層沉積、化學氣相沉積、臭氧氧化、熱氧化或其他合適的方法。在一些實施例中，第二界面層226的沉積為時間控制的，使得第二厚度IT2在約5Å與約15Å之間。如第8圖所示，在形成第二界面層226之後，第一遮罩層224透過灰化或合適的方法移除。
請參照第1和9圖，方法100包含方塊116，其中在第一區1000中的第一界面層222和第二區2000中的第二界面層226上方沉積第一介電層228。在一些實施例中，第一介電層228為高介電常數介電層，因為第一介電層228的介電常數大於氧化矽的介電常數(~3.9)。在一些實施例中，第一介電層228包含鉿，且可被稱為含鉿介電層或含鉿高介電常數介電層。在一些實施例中，第一介電層228包含摻雜或未摻雜的氧化鉿。在第一介電層228包含摻雜的氧化鉿的情況中，氧化鉿摻雜鋯、鋁、矽或氮。在一些實施例中，第一介電層228可由氧化鉿、氧化鉿鋯、氧化鉿矽、氮氧化鉿矽、氧化鉿鋁或前述之組合形成。在方塊116，第一介電層228沉積於第一區1000的第一界面層222和第二區2000中的第二界面層226上方，且沉積至第一高介電常數厚度HT1在約13Å與約20Å之間，以符合於核心裝置區(即第二區2000)中的全環繞式閘極電晶體的設計需求。
請參照第1、10和11圖，方法100包含方塊118，其中將第一界面層222上方的第一介電層228變薄。在一些實施例中，第二遮罩層230可形成於第二區2000上方，以覆蓋第二通道元件208B上方的第一介電層228，而暴露出第一區1000中的第一介電層228以變薄。在一些實施例中，第二遮罩層230可為光阻層，例如底部抗反射塗佈(BARC)層。在方塊118，將第一區1000中暴露的第一介電層228變薄，而第二遮罩層230覆蓋第二區2000中的第一介電層228。在第11圖中呈現的一些實施例中，將第一介電層228變薄以形成第二介電層232，第二介電層232具有小於第一高介電常數厚度HT1的第二高介電常數厚度HT2。在一些情況中，可完全移除第二介電層232，且第二高介電常數厚度HT2可為零。因此，第二高介電常數厚度HT2可在約0Å與約10Å之間。第二介電層232的較小厚度或缺少第二介電層232允許相鄰第一通道元件208A之間有著更大的間距。
請參照第1和12圖，方法100包含方塊120，其中在第一通道區1100和第二通道區2100上方形成金屬閘極電極234。在方塊120的操作結束時，大致形成第一全環繞式閘極裝置250和第二全環繞式閘極裝置252。可以注意的是，第12圖所示的第一通道區1100和第二通道區2100代表相同裝置類型的通道區。舉例來說，第12圖呈現用於n型裝置的第一通道區1100和第二通道區2100，或用於p型裝置的第一通道區1100和第二通道區2100。也就是說，第12圖所示的每個金屬閘極電極234可為n型金屬閘極電極或p型金屬閘極電極。因此，在本發明的一些實施例中，用於第一區1000和第二區2000中的裝置的n型金屬閘極電極可在相似的製程流程中同時形成，而用於第一區1000和第二區2000中的裝置的p型金屬閘極電極可在相似的製程流程中同時形成。如以下將描述，本發明實施例也提供第13圖的方法300和第20圖的方法400，以用於形成用於不同裝置類型的不同的金屬閘極電極或其部分。
在當第一通道區1100和第二通道區2100皆用於n型裝置時的一些實施例中，金屬閘極電極234可包含n偶極層、n型金屬閘極堆疊物或p型金屬閘極堆疊物或前述之組合。在一些情況中，n偶極層可包含氧化鑭、氧化鎂或氧化釔。在一些實施例中，n型金屬閘極堆疊物可包含鈦鋁、碳化鈦鋁或碳化鉭鋁，而p型金屬閘極堆疊物可包含氮化鈦、氮化鈦矽、氮化鉭、氮碳化鎢或氮化鈦鋁。
在當第一通道區1100和第二通道區2100皆用於p型裝置時的一些實施例中，金屬閘極電極234可包含p偶極層、n型金屬閘極堆疊物或p型金屬閘極堆疊物或前述之組合。在一些實施例中，p偶極層可包含氧化鋁、氧化鈦或氧化鈮。在一些實施例中，p型金屬閘極堆疊物可包含氮化鈦、氮化鈦矽、氮化鉭、氮碳化鎢或氮化鈦鋁，而n型金屬閘極堆疊物可包含鈦鋁、碳化鈦鋁或碳化鉭鋁。
請參照第1圖，方法100包含方塊122，其中進行進一步的製程。在一些實施例中，這些進一步的製程可包含形成層間介電(ILD)層、形成通過層間介電層的源極/汲極接點以耦接至源極/汲極部件，以及形成閘極接點以耦接至閘極結構。
第13圖的方法300和第20圖的方法400顯示兩個範例製程，以形成不同的金屬閘極電極，以在n型裝置與p型裝置之間創建臨界電壓差(threshold voltage differentiation)。以下將結合第14-19圖描述第13圖的方法300，第14-19圖為依據方法300之工件中的第一區1000在各個製造階段的局部剖面示意圖。以下將結合第21-25圖描述第20圖的方法400，第21-25圖為依據方法400之工件中的第一區1000在各個製造階段的局部剖面示意圖。可以注意的是，雖然第14-19圖和第21-25圖僅顯示第一區1000中的金屬閘極電極層的不同類型的形成，但是方法300和400的應用不限於第一區1000。應當理解的是，方法300和400也可應用於第二區2000。
請參照第13、14和15圖，方法300包含方塊302，其中在n型裝置區1000N和p型裝置區1000P中的第二介電層232上方沉積n偶極層236。在一些實施例中，在方法100的方塊118(如第11圖所示)之後，可進行方法300。如第14圖所示，在完成方法100的方塊118之後，第一界面層222和第二介電層232覆蓋n型裝置區1000N和p型裝置區1000P中的第一通道元件208A。在一些實施例中，n偶極層236具有比第一界面層222或第二介電層232(如果未被完全移除)更強的電子親和力，使得可將電子吸引朝向n偶極層236至n偶極層236與第二介電層232之間的界面或n偶極層236與第一界面層222之間的界面。在一些實施例中，n偶極層236可透過使用原子層沉積或化學氣相沉積來沉積，且可由氧化鑭、氧化鎂或氧化釔形成。在一些實施例中，n偶極層236的厚度可在約0Å與約10Å之間。
請參照第13和16圖，方法300包含方塊304，其中在n型裝置區1000N和p型裝置區1000P中的n偶極層236上方沉積硬遮罩層238。在一些實施例中，硬遮罩層238可由氮化矽、氮化鋁、氧化鋁、氮氧化鈦、碳氧化矽、碳化矽或氮化鉭形成。請參照第13和17圖，方法300包含方塊306，其中移除p型裝置區1000P中的第二介電層232上方的硬遮罩層238和n偶極層236。在一範例製程中，在半導體裝置200上方(包含在第一區1000的n型裝置區1000N和p型裝置區1000P上方)可沉積第三遮罩層240。相似於第一遮罩層224或第二遮罩層230，第三遮罩層240可為光阻層，例如底部抗反射塗佈層。在方塊306，可將第三遮罩層240圖案化，以覆蓋n型裝置區1000N中的硬遮罩層238，而暴露出p型裝置區1000P中的硬遮罩層238。接著，可使用第三遮罩層240作為蝕刻遮罩來蝕刻半導體裝置200，以移除p型裝置區1000P中的n偶極層236和硬遮罩層238。在存在第二介電層232的實施例中(在方法100的方塊118未被完全移除)，第二介電層232可用作蝕刻停止層，以防止第一通道元件208A非期望的過蝕刻。
請參照第13和18圖，方法300包含方塊308，其中移除在n型裝置區1000N中的第二介電層232上方的硬遮罩層238。在移除p型裝置區1000P中的n偶極層236之後，可透過灰化或其他合適的方法移除第三遮罩層240。
請參照第13和19圖，方法300包含方塊310，其中在n型裝置區1000N和p型裝置區1000P中上方形成共用金屬閘極電極層242。在完成方塊310的操作之後，大致形成第一n型全環繞式閘極裝置260和第一p型全環繞式閘極裝置262。在一些實施例中，共用金屬閘極電極層242可透過原子層沉積或化學氣相沉積來沉積，且可由氮化鈦、氮化鈦矽、氮化鈦鋁、氮碳化鎢、碳化鈦鋁、鋁化鈦或前述之組合形成。在方法300結束之後，n型裝置區1000N中的金屬閘極電極不同於p型裝置區1000P中的金屬閘極電極，其中前者具有額外的n偶極層236。在另一實施例中，取代在n型裝置區1000N中選擇性沉積n偶極層236，在n型裝置區1000N和p型裝置區1000P中的第二介電層232上方沉積p偶極層(未顯示)，且在第一通道元件208A上方沉積共用金屬閘極電極層242之前，移除n型裝置區1000N上方的p偶極層。在此另一實施例中，n型裝置區1000N中的金屬閘極電極不同於p型裝置區1000P中的金屬閘極電極，其中後者在p型裝置區1000P中具有額外的p偶極層。相較於n偶極層236，p偶極層具有比第一界面層222或第二介電層232(如果未被完全移除)更強的電洞親和力，使得可將電洞吸引朝向p偶極層至p偶極層與第二介電層232之間的界面或p偶極層與第一界面層222之間的界面。
請參照第20、21和22圖，方法400包含方塊402，其中在n型裝置區1000N和p型裝置區1000P的第二介電層232上方沉積第一金屬電極層244。在一些實施例中，在方法100的方塊118(如第11圖所示)之後，可進行方法400。如第21圖所示，在完成方法100的方塊118之後，第一界面層222和第二介電層232覆蓋n型裝置區1000N和p型裝置區1000P中的第一通道元件208A。在方塊402，第一金屬電極層244可為n型金屬電極層，且可包含鋁化鈦、碳化鈦鋁、碳化鉭鋁或前述之組合。在一些實施例中，第一金屬電極層244可透過使用原子層沉積、化學氣相沉積或合適的方法來沉積。
請參照第20、23和24圖，方法400包含方塊404，其中移除p型裝置區1000P中的第二介電層232上方的第一金屬電極層244。在一範例製程中，方塊404可透過在n型裝置區1000N和p型裝置區1000P中的第一金屬電極層244上方沉積第四遮罩層246來進行。相似於第一遮罩層224、第二遮罩層230或第三遮罩層240，第四遮罩層246可為光阻層，例如底部抗反射塗佈層。在方塊404，可將第三遮罩層246圖案化，以覆蓋n型裝置區1000N中的第一金屬電極層244，而暴露出p型裝置區1000P中的第一金屬電極層244。接著，可使用第四遮罩層246作為蝕刻遮罩來蝕刻半導體裝置200，以移除p型裝置區1000P中的第一金屬電極層244，如第23圖所示。請參照第24圖，接著圖案化的第四遮罩層246可透過使用合適的方法移除，例如灰化。
請參照第20和25圖，方法400包含方塊406，其中在n型裝置區1000N中的第一金屬電極層244和p型裝置區1000P中的第二介電層232上方沉積第二金屬電極層248。在方塊406的操作結束之後，大致形成第二n型全環繞式閘極裝置270和第二p型全環繞式閘極裝置272。在一些實施例中，第二金屬電極層248可為不同於第一金屬電極層244的類型。在第一金屬電極層244為n型的範例中，第二金屬電極層248為p型。在這些範例中，第一金屬電極層244可被稱為n型功函數層，第二金屬電極層248可被稱為p型功函數層。在一些實施例中，第二金屬電極層248可包含氮化鈦、氮化鈦矽、氮化鉭、氮碳化鎢、氮化鈦鋁或前述之組合。在方法400結束之後，n型裝置區1000N中的金屬閘極電極不同於p型裝置區1000P中的金屬閘極電極，其中前者具有第一金屬電極層244和第二金屬電極層248，而後者僅具有第二金屬電極層248。在另一實施例中，取代在n型裝置區1000N選擇性沉積第一金屬電極層244，在n型裝置區1000N和p型裝置區1000P中的第二介電層232上方沉積第二金屬電極層248，且在n型裝置區1000N和p型裝置區1000P的第一通道元件208A上方沉積第一金屬電極層244之前，移除n型裝置區1000N上方的第二金屬電極層248。在此另一實施例中，n型裝置區1000N中的金屬閘極電極不同於p型裝置區1000P中的金屬閘極電極，其中後者具有第一金屬電極層244和第二金屬電極層248。
基於以上討論，本發明實施例提供了優於傳統半導體裝置的優點，其中傳統半導體裝置包含在輸入/輸出裝置區中的全環繞式閘極電晶體的通道元件之間的有限間距。然而，可以理解的是，其他實施例可提供額外的優點，且本文並非必須揭露所有優點，且所有實施例不需要特定的優點。本發明實施例提供半導體裝置，半導體裝置包含用於輸入/輸出功能的輸入/輸出裝置區和用於邏輯和記憶功能的核心裝置區。相較於核心裝置區中的全環繞式閘極裝置，在輸入/輸出裝置區的全環繞式閘極裝置具有較薄的高介電常數介電層，以增加相鄰通道元件之間的間距。在一些實施例中，可完全移除在輸入/輸出裝置區中的全環繞式閘極裝置的高介電常數介電層，以將相鄰通道元件之間的間距最大化。相鄰通道元件之間增加的間距允許偶極層和金屬電極層的不同佈局，以實現不同類型裝置之間的臨界電壓差。此外，在輸入/輸出裝置區中相鄰通道元件之間的間距的增加允許以相似的製程流程形成在輸入/輸出裝置區和核心裝置區中的裝置，進而降低半導體裝置的製造成本。
本發明實施例提供半導體裝置及其形成方法。在一實施例中，提供半導體裝置。半導體裝置包含第一全環繞式閘極(GAA)電晶體和第二全環繞式閘極電晶體。第一全環繞式閘極電晶體包含第一複數個通道元件、位於第一複數個通道元件上方的第一界面層、位於第一界面層上方的第一含鉿介電層及位於第一含鉿介電層上方的金屬閘極電極層。第二全環繞式閘極電晶體包含第二複數個通道元件、位於第二複數個通道元件上方的第二界面層、位於第二界面層上方的第二含鉿介電層及位於第二含鉿介電層上方的金屬閘極電極層。第一界面層的第一厚度大於第二界面層的第二厚度。第一含鉿介電層的第三厚度小於第二含鉿介電層的第四厚度。
在一些實施例中，第一全環繞式閘極電晶體設置於輸入/輸出(I/O)裝置區中，第二全環繞式閘極電晶體設置於核心裝置區中。在一些實施例中，第一厚度在約15Å與約35Å之間，且第二厚度在約5Å與約15Å之間。在一些範例中，第三厚度小於約10Å，且第四厚度在約14Å與約18Å之間。在一些實施例中，金屬閘極電極層包含氮化鈦、氮化鈦矽、碳化鈦鋁、氮化鈦鋁、鋁化鈦或氮碳化鎢。在一些範例中，第一含鉿介電層和第二含鉿介電層包含氧化鉿、氧化鉿鋯、氧化鉿矽、氮氧化鉿矽或氧化鉿鋁。在一些實施例中，第一全環繞式閘極電晶體為n型全環繞式閘極電晶體，第一全環繞式閘極電晶體更包含設置於金屬閘極電極層與第一含鉿介電層之間的n偶極層，且n偶極層包含氧化鑭、氧化鎂或氧化釔。在一些實施例中，第一全環繞式閘極電晶體為p型全環繞式閘極電晶體，第一全環繞式閘極電晶體更包含設置於金屬閘極電極層與第一含鉿介電層之間的p偶極層，且p偶極層包含氧化鋁、氧化鈦或氧化鈮。
在另一實施例中，提供半導體裝置。半導體裝置包含位於輸入/輸出(I/O)裝置區中的第一全環繞式閘極(GAA)電晶體、位於輸入/輸出裝置區中的第二全環繞式閘極(GAA)電晶體以及位於不同於輸入/輸出裝置區的邏輯裝置區中的第三全環繞式閘極電晶體。第一全環繞式閘極電晶體包含第一複數個通道元件、位於第一複數個通道元件上方的第一界面層、位於第一界面層上方的第一含氧化鉿介電層及位於第一界面層上方的第一金屬閘極電極層。第二全環繞式閘極電晶體包含第二複數個通道元件、位於第二複數個通道元件上方的第一界面層、位於第一界面層上方的第一含氧化鉿介電層及位於第一界面層上方的第二金屬閘極電極層。第三全環繞式閘極電晶體包含第三複數個通道元件、位於第三複數個通道元件上方的第二界面層及位於第二界面層上方的第二含氧化鉿介電層。第一界面層的第一厚度大於第二界面層的第二厚度，且第一含氧化鉿介電層的第三厚度小於第二含氧化鉿介電層的第四厚度。
在一些實施例中，第一全環繞式閘極電晶體為n型，且第二全環繞式閘極電晶體為p型。第一金屬閘極電極層包含n型功函數層和p型功函數層。第二金屬閘極電極層包含p型功函數層。n型功函數層包含鋁化鈦、碳化鈦鋁或碳化鉭鋁。p型功函數層包含氮化鈦、氮化鈦矽、氮化鉭、氮碳化鎢或氮化鈦鋁。在一些實施例中，第一全環繞式閘極電晶體為n型，且第二全環繞式閘極電晶體為p型，第一金屬閘極電極層包括n型功函數層，第二金屬閘極電極層包括n型功函數層和p型功函數層，n型功函數層包含鋁化鈦、碳化鈦鋁或碳化鉭鋁，且p型功函數層包含氮化鈦、氮化鈦矽、氮化鉭、氮碳化鎢或氮化鈦鋁。在一些實施例中，第一全環繞式閘極電晶體為n型，且第二全環繞式閘極電晶體為p型，第一全環繞式閘極電晶體更包含設置於第一含氧化鉿介電層與第一金屬閘極電極層之間的n偶極層，第二全環繞式閘極電晶體的第一含氧化鉿介電層直接接觸第二全環繞式閘極電晶體的第一金屬閘極電極層，且n偶極層包含氧化鑭、氧化鎂或氧化釔。在一些範例中，第一全環繞式閘極電晶體為n型，且第二全環繞式閘極電晶體為p型，第一全環繞式閘極電晶體的第一含氧化鉿介電層直接接觸第一全環繞式閘極電晶體的第一金屬閘極電極層，第二全環繞式閘極電晶體更包含設置於第一含氧化鉿介電層與第一金屬閘極電極層之間的p偶極層，且p偶極層包含氧化鋁、氧化鈦或氧化鈮。
在另一實施例中，提供方法。此方法包含在基底的第一區和第二區上方形成複數個交替的半導體層，其中複數個交替的半導體層包含第一複數個第一半導體層和第二複數個第二半導體層交錯排列，將第一區上方的複數個交替的半導體層圖案化，以形成第一主動區，將第二區上方的複數個交替的半導體層圖案化，以形成第二主動區，選擇性移除第二複數個第二半導體層，以在第一主動區中形成第一通道元件及在第二主動區中形成第二通道元件，在第一通道元件上方形成第一厚度的第一界面層，在第二通道元件上方形成第二厚度的第二界面層，第二厚度小於第一厚度，在第一界面層上方形成第三厚度的第一含鉿介電層，以及在第二界面層上方形成第四厚度的第二含鉿介電層，第四厚度大於第三厚度。
在一些實施例中，在第一界面層上方形成第一含鉿介電層的步驟包含在第一主動區的第一界面層和第二主動區的第二界面層上方沉積第二含鉿介電層，遮蔽在第二主動區中的第二含鉿介電層，並將第一主動區中的第二含鉿介電層變薄，以形成第一含鉿介電層。在一些實施例中，第一界面層和第二界面層包含氧化矽或氮氧化矽。在一些實施例中，第一含鉿介電層和第二含鉿介電層包含氧化鉿、氧化鉿鋯、氧化鉿矽、氮氧化鉿矽或氧化鉿鋁。在一些範例中，第一厚度在約15Å與約35Å之間，且第二厚度在約5Å與約15Å之間。在一些實施例中，第三厚度小於約10Å，且第四厚度在約14Å與約18Å之間。在一些範例中，第二含鉿介電層的變薄步驟包含使用第二含鉿介電層作為蝕刻停止層。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。舉例來說，透過設置不同厚度的位元線導體和字元線導體，可實現導體的不同電阻。然而，也可使用其他技術來改變金屬導體的電阻。
100,300,400:方法 102,104,106,108,110,112,114,116,118,120,122,302,304,306,308,310,402,404,406:方塊 200:半導體裝置 202:基底 204:半導體層 206:第二半導體層 208:第一半導體層 208A:第一通道元件 208B:第二通道元件 210A:第一鰭結構 210B:第二鰭結構 212:介電隔離部件 214:虛設閘極結構 216:虛設閘極介電層 218:虛設閘極電極 220:閘極頂部硬遮罩 221:閘極間隙壁 222:第一界面層 224:第一遮罩層 226:第二界面層 228:第一介電層 230:第二遮罩層 232:第二介電層 234:金屬閘極電極 236:n偶極層 238:硬遮罩層 240:第三遮罩層 242:共用金屬閘極電極層 244:第一金屬電極層 246:第四遮罩層 248:第二金屬電極層 250:第一全環繞式閘極裝置 252:第二全環繞式閘極裝置 260:第一n型全環繞式閘極裝置 262:第一p型全環繞式閘極裝置 270:第二n型全環繞式閘極裝置 272:第二p型全環繞式閘極裝置 1000:第一區 1000N:n型裝置區 1000P:p型裝置區 1100:第一通道區 2000:第二區 2100:第二通道區 IT1:第一厚度 IT2:第二厚度 HT1:第一高介電常數厚度 HT2:第二高介電常數厚度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。也應強調的是，附圖僅顯示出本發明的典型實施例，因此不應視為對範圍的限制，本發明可同等地應用於其他實施例中。 第1圖為依據本發明一實施例之半導體裝置的形成方法的流程圖。 第2A圖為依據本發明各個方面之工件的第一區域的概略透視圖。 第2B圖為依據本發明各個方面之工件的第二區域的概略透視圖。 第3-12圖顯示依據第1圖的方法，在製造的各個階段之工件的第一區域和第二區域的局部剖面示意圖。 第13圖為依據本發明一實施例之半導體裝置的形成方法的流程圖。 第14-19圖顯示依據第13圖的方法，在製造的各個階段之工件的第一裝置區和第二裝置區的局部剖面示意圖。 第20圖顯示依據本發明一實施例之半導體裝置的形成方法的流程圖。 第21-25圖顯示依據第20圖的方法，在製造的各個階段之工件的第一裝置區和第二裝置區的局部剖面示意圖。
100:方法
102,104,106,108,110,112,114,116,118,120,122:方塊

Claims (1)

  1. 一種半導體裝置，包括: 一第一全環繞式閘極電晶體，包括: 第一複數個通道元件； 一第一界面層，位於該第一複數個通道元件上方； 一第一含鉿介電層，位於該第一界面層上方；及 一金屬閘極電極層，位於該第一含鉿介電層上方；以及 一第二全環繞式閘極電晶體，包括: 第二複數個通道元件； 一第二界面層，位於該第二複數個通道元件上方； 一第二含鉿介電層，位於該第二界面層上方；及 該金屬閘極電極層，位於該第二含鉿介電層上方， 其中該第一界面層的一第一厚度大於該第二界面層的一第二厚度，其中該第一含鉿介電層的一第三厚度小於該第二含鉿介電層的一第四厚度。
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