TW202249123A - 半導體裝置 - Google Patents

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李筱雯
蔡雅怡
張書維
林志翰
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Abstract

一種半導體裝置包括在基底上設置一隔離區域。多個通道自基底延伸並穿過隔離區域，此些通道包括一主動通道和一非主動通道。一虛置鰭部設置在隔離區域上且位於主動通道和非主動通道之間。一主動閘極設置在主動通道和非主動通道的上方且接觸隔離區域。一介電材料延伸穿過主動閘極並接觸虛置鰭部的頂部。此非主動通道是一最接近介電材料的非主動通道。此主動通道的長軸係在第一方向上延伸。此主動閘極的長軸係在第二方向上延伸。此主動通道從基底沿著第三方向延伸。介電材料更靠近非主動通道而不是更靠近主動通道。

Description

半導體裝置
本發明實施例內容是有關於一種半導體裝置及其形成方法，特別是在一些實施例中，關於包括提供了具有金屬閘極填充(metal gate refill)的一切割虛置閘極(cut dummy gate)的電晶體裝置及其形成方法。
半導體積體電路(integrated circuit，IC)產業已經歷了指數級的成長。積體電路(IC)的材料與設計的技術發展已經創造了積體電路的多個世代，且各個世代具有相較於前一世代更小且更複雜的電路。在積體電路發展的過程中，通常增加了功能密度(即，每個晶片區域的互連裝置的數量)，而幾何尺寸(即，可以使用製程形成的最小部件(或線))則縮減了。此種按比例縮減尺寸的製程通常可以為提升生產效率與降低相關成本帶來了益處。但是這樣的按比例縮減尺寸也增加了製作積體電路的結構(例如三維的電晶體)和製程步驟的複雜性。為了實現這些進展，需要在積體電路的加工和製造方面進行類似的發展。例如，當裝置尺寸繼續縮減時，場效電晶體的裝置性能(例如與各種缺陷相關的裝置性能下降)和製造成本變得更具有挑戰性。雖然可以解決上述挑戰的方法通常是足夠的，但是它們並非在所有方面都是完全令人滿意的。
本發明的一些實施例提供一種半導體裝置。半導體裝置包括一基底(substrate)。一隔離區域(isolation region)設置於所述基底上。複數個通道(channels)，延伸穿過隔離區域並從所述基底延伸。所述通道包括一主動通道(active channel)和一非主動通道(inactive channel)。一虛置鰭部(dummy fin)，設置在所述隔離區域上且位於所述主動通道和所述非主動通道之間。一主動閘極(active gate)，設置在所述主動通道和所述非主動通道的上方，且所述主動閘極並接觸所述隔離區域。一介電材料(dielectric material)，延伸穿過所述主動閘極並接觸所述虛置鰭部的一頂部。所述非主動通道是一最接近所述介電材料的非主動通道。所述主動通道的一長軸係在一第一方向上延伸。所述主動閘極的一長軸係在一第二方向上延伸。所述主動通道從所述基底沿著一第三方向延伸。所述介電材料更靠近所述非主動通道而不是更靠近所述主動通道。
本發明的一些實施例還提供一種半導體裝置。所述半導體裝置包括一基底(substrate)，以及一隔離區域(isolation region)設置於所述基底上。複數個通道(channels)延伸穿過所述隔離區域並從所述基底延伸，所述通道包括一主動通道(active channel)和一非主動通道(inactive channel)。一主動閘極(active gate)，設置在所述主動通道和所述非主動通道的上方，且所述主動閘極並接觸所述隔離區域。所述非主動通道是最接近一介電材料(dielectric material)的一個非主動通道。所述主動通道的一長軸係在一第一方向上延伸。所述主動閘極的一長軸係在一第二方向上延伸。所述主動通道是從所述基底沿著一第三方向延伸。所述介電材料是從所述主動閘極的頂表面沿著所述第三方向延伸至所述隔離區域，且所述介電材料並設置在所述主動通道和所述非主動通道之間。所述介電材料在所述第二方向中更靠近所述非主動通道，而不是更靠近所述主動通道。
本發明的一些實施例提供一種半導體裝置的形成方法，包括：提供一基底(substrate)；形成複數個通道(channels)而作為從所述基底延伸的鰭部(fins)，所述通道包括一主動通道(active channel)，並且包括一非主動通道(inactive channel)；在所述基底上形成一隔離區域(isolation region)，所述通道係延伸穿過所述隔離區域；在所述隔離區域上形成一虛置鰭部(dummy fin)，且所述虛置鰭部設置在所述主動通道和所述非主動通道之間；在所述主動通道和所述非主動通道的上方形成一主動閘極(active gate)，且所述主動閘極並與所述隔離區域接觸；以及形成一介電材料(dielectric material)，且所述介電材料係延伸穿過所述主動閘極並接觸所述虛置鰭部的一頂部，所述非主動通道是一最接近所述介電材料的非主動通道，其中所述介電材料更靠近所述非主動通道而不是更靠近所述主動通道。
以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及一第一部件形成於一第二部件之上方或位於其上，可能包含上述第一部件和第二部件直接接觸的實施例，也可能包含額外的部件形成於上述第一部件和上述第二部件之間，使得第一和第二特徵部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
再者，文中可能使用空間上的相關用語，例如「在…之下」、「在…下方」、「下方的」、「在…上方」、「上方的」及其他類似的用語，以便描述如圖所示之一個元件或部件與其他的元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。裝置可以被轉至其他方位(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
在現代半導體裝置的製造過程中，大量的半導體裝置，例如場效電晶體(FET)，是被製作在單一個晶圓上。非平面式電晶體裝置(Non-planar transistor device)的架構，例如基於鰭部的電晶體(通常稱為鰭式場效電晶體(FinFET))，可以提供比平面式電晶體更高的裝置密度和更高的性能。一些先進的非平面式電晶體裝置的架構，例如奈米片(或奈米線)電晶體，可以進一步提高鰭式場效電晶體(FinFET)的性能。與通道被一閘極結構部分包裹(例如，橫跨)的鰭式場效電晶體(FinFET)相比，奈米片電晶體通常包括圍繞一個或多個奈米片的整個周邊的一閘極結構，以增進對通道電流的控制。例如，在尺寸相似的鰭式場效電晶體(FinFET)和奈米片電晶體中，奈米片電晶體可以呈現更大的驅動電流(driving current；I on)、更小的次臨界漏電流(subthreshold leakage current；I off)等。這種具有完全環繞其通道的閘極結構的電晶體通常稱為全繞式閘極(gate-all-around；GAA)電晶體，例如全繞式閘極場效電晶體(GAAFET)。
本揭露提供了半導體裝置的各種實施例，其可以包括一鰭式場效電晶體(FinFET)、全繞式閘極場效電晶體(GAAFET)或奈米片場效電晶體(NSFET)。本揭露的實施例是在形成一非平面式電晶體的背景下討論的，例如鰭式場效電晶體(FinFET)、全繞式閘極場效電晶體(GAAFET)或奈米片場效電晶體(NSFET)，特別是在形成一半導體裝置的文中討論的。提供一基底(substrate)。一隔離區域(isolation region)設置在基底上。多個通道從基底延伸穿過隔離區域。通道包括一主動通道(active channel)和一非主動通道(inactive channel)。一虛置鰭部(dummy fin)設置在隔離區域上，並且位於主動通道和非主動通道之間。一主動閘極(active gate)設置在主動通道和非主動通道的上方，並且接觸隔離區域。一介電材料(dielectric material)延伸穿過主動閘極並接觸虛置鰭部的頂部。非主動通道是最接近介電材料的非主動通道。主動通道的長軸係沿著第一方向延伸。主動閘極的長軸係沿著第二方向延伸。主動通道從基底沿著第三方向延伸。介電材料更靠近非主動通道而不是主動通道。
如所敘述的一半導體裝置可以提供多項優點。根據一些實施例，用於閘極切割(gate cut)的介電材料可以更靠近非主動通道而不是主動通道。由於非主動通道不需要真正的閘極來控制半導體裝置，因此可以減少非主動通道側的空間，因而相應地增加了主動通道側的空間。因此，可以擴大金屬閘極填充製程(形成閘極1100)窗口(metal gate fill process window)，從而提高裝置的良率和性能表現。
第1圖是繪示根據本揭露一些實施例的一半導體裝置的透視圖，其示出了閘極1100內部的剖面切割(cross-sectional cuts)以及閘極1100外部的剖面切割。第1圖繪示裝置100，裝置100具有源極/汲極(S/D)結構800、層間介電質(ILD)810、基底302、導電閘極1100、介電材料900、隔離區域500、鰭部(fins)412和虛置鰭部(dummy fin)600。
第2圖示出了根據本揭露的一個或多個實施例的形成非平面式電晶體裝置的一示例性方法200的流程圖。例如，方法200的至少一些操作(或步驟)可用於形成鰭式場效電晶體(FinFET)(或全繞式閘極(GAA))的電晶體裝置。再者，實施例的方法200可用於形成相應導電類型的鰭式場效電晶體(FinFET)(或全繞式閘極(GAA)電晶體)裝置，例如一n型電晶體裝置或是一p型電晶體裝置。如文中所使用，詞語”n型”可用來表示以電子作為其導電載流子(conduction carriers)的一種電晶體的導電類型，而文中所使用的詞語”p​​型”可用來表示以電洞作為其導電載流子的一種電晶體的導電類型。
第2圖示出了根據本揭露的一個或多個實施例的形成半導體裝置的方法200的流程圖。需要注意的是，方法200僅為示例，並非用以限制本發明。在一些實施例中，半導體裝置包括一鰭式場效電晶體(FinFET)的至少一部分，但是也可以包括各種其他電晶體(例如，全繞式閘極場效電晶體(GAAFET)、奈米片場效電晶體)中的任何一種，但同時仍在本揭露的保護範圍內。
參照第2圖，方法200從提供半導體基底的步驟202開始。方法200繼續進行到步驟204，其中係形成鰭部(fins)。然後，在步驟206中係形成一隔離區域。繼續進行步驟208，係形成一虛置鰭部(dummy fin)。繼續進行步驟210，係形成一虛置閘極(dummy gate)。繼續進行步驟212，係形成源極/汲極(S/D)結構。繼續步驟214，係形成一層間介電質(interlayer dielectric；ILD)。繼續進行步驟216，形成通過虛置閘極的一介電材料(dielectric material)。繼續進行步驟218，係去除虛置閘極。繼續進行步驟220，係形成一主動閘極(導電閘極)。
在以下討論中，方法200的步驟可以與在各個製造階段的半導體裝置100的視圖相關聯。在一些實施例中，半導體裝置100可以是一鰭式場效電晶體(FinFET)。在其他實施例中，半導體裝置100可以是一全繞式閘極場效電晶體(GAAFET)或一奈米片場效電晶體(NSFET)。
對應於第2圖的步驟202，第3圖是根據本揭露的一些實施例，在製造的多個階段其中之一的包括一基底302的半導體裝置100的視圖。在一些實施例中，基底302被一感光層(photo-sensitive layer)覆蓋並被圖案化，以於隨後形成半導體裝置的一個或多個鰭部(其可以是最終裝置中的通道)，這將在以下步驟中討論。
對於一鰭式場效電晶體(FinFET)結構，基底302可以是一半導體基底，例如一塊體半導體、一絕緣體上覆半導體(semiconductor-on-insulator；SOI)基底、或其類似物，其可以被摻雜(例如，具有p型摻雜物或n型摻雜物)或是未被摻雜。基底302可以是一晶圓，例如一矽晶圓。一般來說，絕緣體上覆半導體(SOI)基底包括形成在一絕緣層上的一半導體材料層。絕緣層可以是例如一埋入式氧化層(buried oxide layer；BOX layer)、一氧化矽層、或其類似層。絕緣層設置在一基底上，通常是矽基底或玻璃基底。也可以使用其他基底，例如多層基底或漸變基底。在一些實施例中，基底302的半導體材料可以包括矽；鍺；一化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦以及/或銻化銦；一合金半導體，包括矽鍺(SiGe)、磷化鎵砷(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)以及/或磷砷化鎵銦(GaInAsP)；或上述之組合。
對應於第2圖的步驟204，第4圖是根據本揭露的一些實施例，在製造的多個階段其中之一的包括多個鰭部412的半導體裝置100的視圖。其中鰭部412a對應於一非主動通道，並且鰭部412b對應於一主動通道。如圖所示，溝槽(trenches)413設置在相鄰的鰭部412之間。注意的是，雖然在第4圖(和以下的圖式)所繪示的實施例中係示出了兩個鰭部412，但是可以在半導體基底302上形成任何期望數量的鰭部。因此，當在基底302上形成多個鰭部且此些鰭部彼此平行時，鰭部之間可以通過一個相應的溝槽413而相間隔開來。
鰭部412例如可以通過光學微影製程形成。例如，一感光層可以在光學微影製程中被圖案化，並且可以作為一蝕刻遮罩(etch mask)以蝕刻基底302，而在基底302中形成鰭部412以及形成鰭部412之間的溝槽413。設置在溝槽413之間的半導體基底302的部分因此形成為鰭部412。鰭部412各自從基底302的表面向上延伸。溝槽413可以是彼此平行的條狀物(從半導體裝置100的頂部視之)，並且彼此相距的很近。在形成鰭部412之後，可以去除感光層。隨後，可以進行一清潔製程(cleaning process)，以去除半導體基底302的原生氧化物(native oxide)。例如，可以使用稀釋的氫氟酸(diluted hydrofluoric (DHF) acid)或其類似物來進行清潔。
如下所述，非主動鰭部412a(非主動通道)可以設置在一多晶矽擴散邊緣(polysilicon diffusion edge；PODE)區域(其中有虛置閘極多晶矽(PO)存在於鰭部的邊緣)。如下所述，主動鰭部412b(主動通道)可以設置在對應於一非多晶矽擴散邊緣區域(non-PODE region)的一主動區域中。在一些實施例中，非主動鰭部412a可以佈置在一非多晶矽擴散邊緣區域中。元件標號412一般是指鰭部，而元件標號412a和412b分別是指非主動鰭部和主動鰭部。
對應於第2圖的步驟206，第5圖是根據本揭露的一些實施例，在製造的多個階段其中之一的包括一隔離區域500的半導體裝置100的視圖。由例如一介電質的絕緣材料形成的隔離區域500可以將相鄰的鰭部彼此電性隔離。絕緣材料可以是氧化物，例如氧化矽、氮化物等或它們的組合，並且可以通過高密度電漿化學氣相沉積(high density plasma chemical vapor deposition；HDP-CVD)、可流動式化學氣相沉積(flowable CVD；FCVD)(例如，在一遠程電漿系統中沉積基於化學氣相沉積的材料並且進行後固化(post curing)，以使其轉化為另一種材料，例如氧化物)、或其類似方法、或前述方法之組合。可以使用其他的絕緣材料以及/或其他的形成製程。在所示的實施例中，上述的絕緣材料是通過可流動式化學氣相沉積(FCVD)製程形成的氧化矽。在形成絕緣材料之後，就可以進行退火製程(anneal process)。通過一平坦化製程，例如化學機械研磨(chemical mechanical polish；CMP)，可以去除任何過量的絕緣材料，並且可使隔離區域500的頂表面和鰭部412的頂表面共平面(coplanar)(未示出)。
在一些實施例中，隔離區域500包括一襯層(liner)，例如一襯層氧化物(liner oxide)(未示出)，且此襯層形成在各個隔離區域500和基底302(鰭部412)之間的界面處。在一些實施例中，形成襯層氧化物以減少基底302和隔離區域500之間的界面處的晶體缺陷。類似的，襯層氧化物也可以用於減少鰭部412和隔離區域500之間的界面處的晶體缺陷。襯層氧化物(例如，氧化矽)可以是通過對於基底302的一表面層進行的熱氧化而形成的熱氧化物(thermal oxide)，然而也可以使用其他合適的方法來形成襯層氧化物。
對應於第2圖的步驟208，第6A圖是根據本揭露的一些實施例，在製造的多個階段其中之一的包括一虛置鰭部600的半導體裝置100的視圖。虛置鰭部600可以形成在非主動鰭部412a和主動鰭部412b之間的隔離區域500中。在一些實施例中，可以在淺溝槽隔離(STI)區域500的形成過程中整個隔離區域500下凹以暴露出非主動鰭部412a和主動鰭部412b的上部區域(upper regions)之前，在隔離區域500的一凹陷(recess)中形成虛置鰭部600。可以通過包括蝕刻的光學微影方法來形成上述凹陷。例如，光學微影方法可包括一乾式蝕刻或是使用稀釋氫氟酸(DHF)的一濕式蝕刻，以形成上述凹陷。
接下來，使隔離區域500下凹以形成淺溝槽隔離(STI)區域500，如第6A圖所示。隔離區域500是凹陷的，使得鰭部412的上方部分從相鄰的淺溝槽隔離區域500之間突出。換句話說，鰭部412從淺溝槽隔離區域500的頂表面突出。淺溝槽隔離區域500的頂表面可以具有一平坦表面(如圖所示)、一凸出表面、凹陷表面(例如碟形)、或前述之組合。淺溝槽隔離區域500的頂表面可以通過適當的蝕刻而形成為平坦的、凸出的以及/或凹陷的頂表面。可以使用可接受的蝕刻製程而使隔離區域500凹陷，例如對於隔離區域500的材料具有選擇性的蝕刻製程。例如，可以進行使用稀釋氫氟酸(DHF)的乾式蝕刻或濕式蝕刻以使隔離區域500下凹。
虛置鰭部600可以由沉積在凹陷中的一虛置鰭部材料形成，然後通過蝕刻或是研磨以去除過量的虛置鰭部材料。例如，虛置鰭部材料可以是一絕緣材料。虛置鰭部材料可以包括選自由氧化矽、氮化矽、碳化矽、碳氧化矽、氮氧化矽、碳氮化矽、碳氮氧化矽、以及前述組合所組成的群組中的材料。可以通過高密度電漿化學氣相沉積(HDP-CVD)、可流動式化學氣相沉積(FCVD)(例如，在一遠程電漿系統中沉積基於化學氣相沉積的材料和之後固化，以使其轉換成另一種材料，例如氧化物)、或其類似方法、或前述方法之組合。在一些其他實施例中，虛置鰭部材料可以包括高介電常數之介電材料。因此，虛置鰭部材料可以具有大於約4.0或甚至大於約7.0的介電常數值，並且可以包括鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)、以及前述金屬之組合的金屬氧化物或是矽酸鹽。例如，虛置鰭部材料可以是氮化鉭(TaN)、氧化鉭(TaO)、氧化鋁(Al 2O 3)或氧化鉿(HfO)。這種高介電常數之虛置鰭部材料的形成方法可以包括化學氣相沉積(CVD)分子束沉積(molecular beam deposition；MBD)、原子層沉積(atomic layer deposition；ALD)、電漿輔助化學氣相沉積(PECVD)、或其類似方法。然後，通過例如回蝕或研磨以去除過量的虛置鰭部材料。
第6B圖示出了將虛置鰭部600形成為嵌入淺溝槽隔離區域500中的實施例。在第6B圖中，虛置鰭部600的虛置鰭部材料形成在鰭部412之間的區域中。虛置鰭部600可以由沉積在鰭部412之間的區域中的虛置鰭部材料形成，然後虛置鰭部材料可以在此區域中例如以蝕刻而被圖案化。
隔離區域500的材料係形成在鰭部412和虛置鰭部片600的上方。隔離區域500可以由一絕緣材料通過與關於第5圖所敘述的類似方式而形成。
可以進行一研磨製程，例如化學機械研磨(CMP)，以平坦化和去除部分的隔離區域500、部分的鰭部412以及部分的虛置鰭部600。可以進行回蝕(etch back)以去除隔離區域500的上方部分。
對應於第2圖的步驟210，第7圖是根據本揭露的一些實施例，在製造的多個階段其中之一的包括一虛置閘極結構700的半導體裝置100的視圖。
虛置閘極結構700可以由形成在鰭部412上方的一閘極層形成，然後例如通過化學機械研磨(CMP)平坦化。可以在閘極層的上方沉積一遮罩層。閘極層可以由例如多晶矽形成，但也可以使用其他材料。遮罩層可以由例如氮化矽或其類似物而形成。在形成材料層(例如，閘極層和遮罩層)之後，可以使用可接受的光學微影和蝕刻技術對遮罩層進行圖案化以形成一遮罩(mask)。然後，可以通過可接受的蝕刻技術將遮罩的圖案轉移到閘極層，以形成虛置閘極結構700。圖案化的虛置閘極結構700具有暴露出每個鰭部412的區域，以用於後續源極/汲極(S/D)結構的形成。
對應於第2圖的步驟212，第8A圖是根據本揭露的一些實施例，在製造的多個階段其中之一的半導體裝置100中源極/汲極(S/D)結構磊晶形成的視圖。第8A圖的剖面示意圖是在源極/汲極(S/D)結構內被剖切，並且第8A圖的剖面示意圖(沿著線X'-X'的方向)是平行於在虛置閘極結構700內被剖切的第7圖的剖面示意圖。
源極/汲極(S/D)結構800通過從鰭部412的暴露部分磊晶生長(epitaxially growing)一半導體材料來形成。可以使用各種合適的方法來磊晶生長源極/汲極(S/D)結構800，例如，以金屬有機化學氣相沉積(metal-organic CVD；MOCVD)、分子束磊晶(MBE)、液相磊晶(liquid phase epitaxy；LPE)、氣相磊晶(vapor phase epitaxy；VPE)、選擇性磊晶生長(selective epitaxial growth；SEG)、或前述類似的方法、或前述方法之組合，以磊晶生長源極/汲極結構800。
在一些實施例中，當製得的半導體裝置100是一n型鰭式場效電晶體(FinFET)時，源極/汲極結構800可以包括碳化矽(SiC)、矽磷(SiP)、磷摻雜的矽碳(SiCP)、或其類似物。當製得的鰭式場效電晶體是一p型鰭式場效電晶體(FinFET)時，源極/汲極結構800可以包括矽鍺(SiGe)和p型雜質，例如硼(boron)或銦(indium)。
源極/汲極(S/D)結構800可以植入摻雜劑以形成源極/汲極(S/D)結構800，然後進行一退火製程(anneal process)。佈植製程可以包括形成遮罩和圖案化遮罩，例如光阻，以覆蓋和保護裝置100中需要免於佈植製程的區域。源極/汲極(S/D)結構800可以具有從大約1×10 19cm -3到大約1×10 21cm -3範圍內的雜質(例如，摻雜劑)濃度。P型雜質，例如硼或銦，可以植入P型電晶體的源極/汲極(S/D)結構800中。N型雜質，例如磷或砷化物，可以植入N型電晶體的源極/汲極(S/D)結構800中。在一些實施例中，磊晶的源極/汲極(S/D)結構800可以在生長期間被原位摻雜(situ doped)。
對應於第2圖的步驟214，第8B圖是根據本揭露的一些實施例，在製造的多個階段其中之一的半導體裝置100中形成一層間介電質(ILD)810的視圖。第8B圖示出了與第8A圖相似的方式在源極/汲極(S/D)結構800內剖切的剖面圖。層間介電質810形成在鰭部412和源極/汲極(S/D)結構800的上方，並且形成在虛置閘極結構700的孔洞中。層間介電質810可以形成在蝕刻停止層(etch stop layer；ESL)(812)的上方。在一些實施例中，層間介電質810由例如氧化矽、磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃 (Boro-Silicate Glass，BSG)、硼磷矽酸鹽玻璃 (Boron-Doped Phospho-Silicate Glass，BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass；USG)、或其他類似的介電材料而形成，並且可以通過任何合適的方法沉積，例如通過化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)或是可流動式化學氣相沉積(FCVD)而沉積。在形成層間介電質810之後，可以進行一平坦化製程，例如化學機械研磨(CMP)製程，以實現層間介電質810的水平上表面。在一些實施例中，在平坦化製程之後，層間介電質810的上表面可以與虛置閘極結構600的上表面齊平。
對應於第2圖的步驟216，第9圖是根據本揭露的一些實施例，在製造的多個階段其中之一的半導體裝置200中通過虛置閘極700形成一介電材料(dielectric material)的視圖。第9圖示出了在閘極結構中剖切的剖面示意圖。
可以使用一蝕刻遮罩(etch mask)對虛置閘極700進行蝕刻，以形成從虛置閘極700的頂表面延伸到虛置鰭部600的一孔洞910，或者在一些實施例中從虛置閘極700的頂表面延伸到隔離結構500。例如，虛置閘極700可以通過適當的蝕刻劑來蝕刻，並且可以使用反應性離子蝕刻(reactive ion etch；RIE)來進行蝕刻。孔洞910連同虛置鰭部500分隔開虛置閘極700的區域。
介電材料900形成在孔洞910中。介電材料900例如可以是氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、多層的前述材料、或前述之類似材料。介電材料900可以通過使用任何合適的方法，例如化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)或是可流動式化學氣相沉積(FCVD)，在孔洞910中沉積介電材料而形成。如果需要，介電材料900可以被平坦化，例如通過化學機械研磨(CMP)，以從虛置閘極700的頂表面去除介電材料900。
對應於第2圖的步驟218，第10圖是根據本揭露的一些實施例，在製造的多個階段其中之一的半導體裝置100中去除虛置閘極結構700的視圖。例如，可以通過適當的蝕刻去除虛置閘極700。例如，可以進行一種或多種異向性蝕刻製程(isotropic etching processes)，以去除虛置閘極700。
對應於第2圖的步驟220，第11圖是根據本揭露的一些實施例，在製造的多個階段其中之一的半導體裝置100中虛置閘極結構700被導電閘極(conducting gate)1100代替的視圖。導電閘極1100可以包括一閘極介電層(gate dielectric)1110和一閘極電極(gate electrode)1120。鰭部412的中心部分被導電閘極1120覆蓋，而閘極介電層1110設置在鰭部412和導電閘極1120之間。閘極介電層1110可以包括一高介電常數之介電材料(例如，具有大於約4.0或甚至大於約7.0的介電常數值)。在這樣的實施例中，高介電常數之介電層1110可以包括選自以下的材料：氧化鋁(Al 2O 3)、氧化鋁鉿(HfAlO)、氮氧鋁鉿(HfAlON)、氧化鋯鋁(AlZrO)、氧化鉿(HfO 2)、氧化矽鉿(HfSiO x)、氧化鋁鉿(HfAlO x)、矽氧鋯鉿(HfZrSiO x)、氮氧矽鉿(HfSiON)、氧化鋁鑭(LaAlO 3)、氧化鋯(ZrO 2)、或前述材料的組合。可以使用例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍、或前述方法之組合的合適製程，以形成高介電常數之閘極介電層1110。閘極電極1120可以包括金屬材料，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、鈦鋁(TiAl)、氮化鋁鈦(TiAlN)、氮化鉭(TaN)、鎳矽(NiSi)、矽化鈷(CoSi)、或前述之組合。在一些其他的實施例中，閘極電極1120可以包括一多晶矽材料。多晶矽材料可以摻雜了均勻的摻雜濃度或是不均勻的摻雜濃度。閘極電極1120可以使用例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍、或是前述方法之組合的合適製程而形成。
閘極電極1120可以包括多種金屬材料的疊層。例如，閘極電極1120可以是一p型功函數層(p-type work function layer)、一n型功函數層、多層前述材料、或前述材料的組合。功函數層也可以稱為一功函數金屬。示例性的p型功函數金屬可以包括氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、矽化鋯(ZrSi 2)、矽化鉬(MoSi 2)、矽化鉭(TaSi 2)、矽化鎳(NiSi 2)、其他合適的p型功函數材料、或是前述材料的組合。示例性的n型功函數金屬可以包括鈦(Ti)、銀(Ag)、鋁化鉭(TaAl)、碳化鋁鉭(TaAlC)、氮化鋁鈦(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮矽化鉭(TaSiN)、錳(Mn)、鋯(Zr)、其他合適的n型功函數材料、或是前述材料的組合。功函數值與功函數層的材料成分相關聯，因此通過選擇功函數層的材料以調整其功函數值，從而在待形成的裝置中實現一目標臨界電壓(target threshold voltage)值Vt。功函數層可以通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、以及/或其他合適的製程來沉積。
第11圖示出了隔離區域500上方的鰭部(通道)412的高度H C。第11圖也進一步示出了隔離區域500上方的虛置鰭部600的高度H D以及虛置鰭部600的寬度W D。寬度W D可以在0.5nm至50nm的範圍內。高度H D可以在5奈米(nm)到150奈米(nm)的範圍內。高度H C可以大於、等於或小於高度H D。
第12A、12B和12C圖繪示根據一些實施例的半導體裝置100的剖面示意圖，其繪示一些距離參數。第12A、12B和12C圖示出了半導體裝置100的一部分，半導體裝置100包括可以是一主動閘極的閘極1100、虛置鰭部600、非主動鰭部(通道)412a、主動鰭部(通道)412b以及隔離區域500。在第12A、12B和12C圖中，介電材料900係延伸穿過閘極1100並且接觸虛置鰭部600的頂部。非主動通道412a是最接近介電材料900的一非主動通道。主動通道412b的長軸係在第一方向(朝著頁面外的Z方向)上延伸。閘極1100的長軸係沿著第二方向(從左到右的X方向)延伸。上述之第二方向可以垂直於上述之第一方向。主動通道412b從基底302沿著第三方向(垂直的Y方向)延伸。上述的第三方向可以垂直於上述的第一方向和第二方向。本揭露並不特別限制上述第一方向、第二方向和第三方向相互垂直。虛置鰭部600以及介電材料900可以包括一間隙部分(gap portion)1200，如第12A-12C圖所示，且此間隙部分1200係將虛置鰭部600的頂部與介電材料900的底部至少部分的分開。
根據一些實施例，介電材料可以比起離主動通道更靠近非主動通道。由於非主動通道412a不需要真正的閘極來控制半導體裝置，因此可以減少在非主動通道側邊的空間，而相應地增加主動通道側邊的空間。因此，金屬閘極填充製程(形成閘極1100)的窗口可以在主動通道412b上方擴大，如此將可以提高裝置的良率和性能表現。
再參照第12A圖、第12B圖和第12C圖，在一些實施例中，介電材料900具有一上部區域(upper region)900U以及在上部區域900U的下​​方的一錐形區域(tapered region)900T。上部區域900U具有一第一側邊(first side)S 1以及與第一側邊S 1相對的一第二側邊(second side)S 2。第一側邊S 1在第二方向上更靠近非主動通道412a，而不是更靠近主動通道412b。在一些實施例中，上部區域900U可以在第二方向上比錐形區域900T來得更寬，或者可以具有相同的寬度，或者可以更窄。
閘極1100可以具有接觸非主動通道412a的一第三側邊(third side)S 3以及接觸主動通道412b的一第四側邊(fourth side)S 4。虛置鰭部600可以具有一頂部側邊(top side)、面向非主動通道412a的一第五側邊(fifth side)S 5以及與第五側邊S 5相對的第六側邊(sixth side)S 6。
參照第12A圖。根據一些實施例，突出尺寸(protrusion dimension)CD P是在第二方向上從第一側邊S 1到第五側邊S 5的距離。突出尺寸CD P可以在大約0.5奈米(nm)至約50奈米(nm)的範圍內。根據一些實施例，接觸尺寸(landing dimension)CD L是在第二方向上從第二側邊S 2到第五側邊S 5的距離。接觸尺寸CD L可以在大約0.5奈米(nm)到大約50奈米(nm)的範圍內。根據一些實施例，突出深度(protrusion depth)CD D是在下錐形區域900T的第三方向上的一深度。前述之突出深度CD D可以是在0.3奈米(nm)至100奈米(nm)的範圍內。
參照第12C圖。根據一些實施例，距離CD I是從非主動通道412a到介電材料900之間的距離，其是在第二方向上從第一側邊S 1到第三側邊S 3之間的距離。距離CD I可以在大約1.0奈米(nm)至大約500奈米(nm)的範圍內。根據一些實施例，距離CD A是從主動通道412b到介電材料900之間的距離，其是在第二方向上從第二側邊S 1到第四側邊S 4之間的距離。距離CD A可以在大約1.0nm至大約500nm的範圍內。根據一些實施例，距離CD A可以大於距離CD I，如此可以允許擴大金屬閘極填充製程(形成閘極1100)的窗口，從而提高裝置的良率產量和表現性能。距離CD a是指從第五側邊S 5到非主動通道412a的距離。距離CD i是指從第六側邊S6到主動通道412b的距離。當距離CD a與距離CD i大致上相同時，距離CD A可大於距離CD I。
參照第12B圖。根據一些實施例，介電材料900具有沿著介電材料900的一軸線在第三方向上延伸的第一中心線(first center line)D L。虛置鰭部600具有沿著虛置鰭部600在第三方向上的軸線的第二中心線(second center line)D F。偏移量(offset)CD C是第一中心線D L和第二中心線D F之間在第二方向上的一距離，且偏移量CD C例如可以在0.5奈米(nm)至50nm奈米(nm)的範圍內。
第13圖是半導體裝置100的俯視圖，其繪示第1圖～第12圖的參數。相應於第12A-12C圖，第13圖示出了閘極1100a，其可以是一主動閘極、虛置鰭部600、非主動鰭部(通道)412a、主動鰭部(通道)412b以及介電材料900。在第13圖中，介電材料900延伸到閘極1100中，其示出了閘極1100a的區域被分離的一切割閘極結構(cut gate structure)，但是閘極1100b的區域沒有被切割閘極結構分離。與第12A-12C圖類似，第13圖示出了突出尺寸CD P、接觸尺寸CD L、偏移量CD C以及CD A、CD I、CD a和CD i等參數。
第14A圖是根據本揭露的一些實施例的半導體裝置100的俯視圖。類似於第13圖，但是第14A圖示出了多晶矽擴散邊緣(PODE)區域1400和非多晶矽擴散邊緣(non-PODE)區域1410。在多晶矽擴散邊緣區域1400中，非主動鰭部412a(非主動通道)並不延伸超過閘極1100a，而在非多晶矽擴散邊緣區域1410中，主動鰭部412b則延伸超過閘極1100a。
第14B圖是根據本揭露的一些實施例的半導體裝置100的俯視圖，其中在一切割通道方法中在閘極1100a的任一側上形成非主動鰭部412a(非主動通道)，在切割通道方法中一介電填充物(dielectric fill)1420係延伸穿過閘極1100a而分離非主動通道412a的部分。因此，在第14B中，非主動通道412a係在非多晶矽擴散邊緣(non-PODE)區域1410中且位於介電填充物1420延伸穿過閘極1100a的位置。在此種情況下，非主動通道412a 和主動通道 412b都在非多晶矽擴散邊緣(non-PODE)區域1410中。
例如，上述之介電填充物1420可以包括選自由氧化矽、氮化矽、碳化矽、碳氧化矽(silicon oxycarbide)、氮氧化矽(silicon oxynitride)、碳氮化矽(silicon carbonitride)、碳氮氧化矽(silicon oxycarbonitride)、前述材料之組合所組成的群組中的材料。
第15圖示出了根據本揭露的一些實施例的半導體裝置1500。第15圖的半導體裝置1500與第1圖的半導體裝置100的不同之處在於，第15圖的半導體裝置1500在非主動通道412a和主動通道412b之間沒有形成虛置鰭部。第15圖中，介電材料900是從閘極1100的一頂部延伸至介電隔離結構(dielectric isolation structure)500，以將閘極1100分隔成分開的區域。
第16圖是說明形成介電材料900以形成半導體裝置1500的流程圖。對應於第16圖的步驟1610，第17A圖是形成有虛置閘極700的半導體裝置1500的相關視圖。在一些實施例中，可以通過例如第2圖的步驟210所描述的相同方式而形成第17A圖的虛置閘極700，除了第17A圖沒有要形成虛置鰭部(dummy fin)以外。
對應於第16圖的步驟1620，第17B圖是形成有介電材料900的半導體裝置100的視圖。在一些實施例中，可以通過例如第2圖的步驟216所描述的相同方式而形成第17B圖的介電材料900，除了第17B圖的介電材料900是接觸將閘極1100分隔成單獨區域的隔離區域500之外。
第18圖是根據本揭露之一些實施例的半導體裝置1500的剖面示意圖，其示出在金屬填充之後閘極1100(主動閘極)已經形成，並且介電材料900延伸穿過閘極1100並接觸隔離區域500的半導體裝置1500。第19圖係為第18圖的半導體裝置1500的一俯視圖。
在半導體裝置1500中，非主動通道412a是最接近介電材料900的一非主動通道。主動通道412b的長軸則在第一方向(朝著頁面外的Z方向)上延伸。閘極1100的長軸沿著第二方向(從左到右的X方向)延伸。第二方向可以垂直於第一方向。主動通道412b是從基底302沿著第三方向(垂直的Y方向)延伸。第三方向可以垂直於第一方向和第二方向。介電材料900沿著第三方向從閘極1100的頂表面延伸至隔離區域500，並且設置在主動通道412b以及非主動通道412a之間。介電材料900在第二方向上比起靠近主動通道412b，可以更靠近非主動通道412a。從介電材料900到非主動通道412a的距離在第18圖和第19圖中被表示為距離CD I，從介電材料900到主動通道412b的距離被表示為距離CD A。在一些實施例中，距離CD A可以大於距離CD I。例如，在第二方向上從介電材料900到非主動通道412a的距離可以是在1.0奈米(nm)到500奈米(nm)的範圍內。例如，距離CD A和距離CD I可以是1奈米(nm)到500奈米(nm)。
根據第18圖和第19圖的實施例，其不包括虛置鰭部(dummy fin)600。因此，在一些情況下，可以減少製程步驟​​的數目。
第20圖和第21圖示出了介電材料900接觸非主動通道412a的設置。第20圖是半導體裝置1500的剖面示意圖，第21圖是第20圖的半導體裝置1500的俯視圖。在一些實施例中，介電材料900在第二方向上的寬度(width)係小於非主動通道412a在第二方向上的寬度。
根據本揭露的一些實施例，並且如第20圖和第21圖所示，介電材料900具有一接觸尺寸CD L，其為介電材料900在第二方向上覆蓋非主動通道412a的距離，以及介電材料900具有一突出尺寸CD P，其為介電材料900在第二方向不覆蓋非主動通道的距離。例如，接觸尺寸CD L可以在0.5奈米(nm)至50奈米(nm)的範圍內。例如，突出尺寸CD P可以在0.5奈米(nm)至50奈米(nm)的範圍內。
在根據第20圖和第21圖的一些實施例中，介電材料900係接觸非主動通道412a。因此，在本揭露的一些實施例中，可以進一步減小非主動通道側的空間，並且可以相應地進一步增加主動通道側的空間。因此，可以進一步擴大金屬閘極填充製程(亦即，形成閘極1100)窗口，從而提高半導體裝置的良率(yield)和表現性能。
第22圖和第23圖係示出了介電材料900接觸並且完全的覆蓋非主動通道412a的設置。第22圖是半導體裝置1500的剖面示意圖，第23圖是第22圖的半導體裝置1500的俯視圖。介電材料900在第二方向上的寬度(width)可以大於非主動通道412a在第二方向上的寬度。例如，介電材料900的寬度可以在2奈米(nm)至150奈米(nm)的範圍內。例如，非主動通道412a的寬度可以在2奈米(nm)到100奈米(nm)的範圍內。
在根據第22圖和第23圖的一些實施例中，介電材料900係接觸並完全覆蓋非主動通道412a。因此，在某些情況下，非主動通道側的空間可以進一步的縮小，而主動通道側的空間可以相應地進一步的增加。因此，可以進一步擴大金屬閘極填充製程(亦即，形成閘極1100)窗口，從而提高半導體裝置的良率(yield)和表現性能。
根據本揭露的一個方面，係揭露了一種半導體裝置。半導體裝置包括一基底(substrate)。一隔離區域(isolation region)設置於所述基底上。複數個通道(channels)，延伸穿過隔離區域並從所述基底延伸。所述通道包括一主動通道(active channel)和一非主動通道(inactive channel)。一虛置鰭部(dummy fin)，設置在所述隔離區域上且位於所述主動通道和所述非主動通道之間。一主動閘極(active gate)，設置在所述主動通道和所述非主動通道的上方，且所述主動閘極並接觸所述隔離區域。一介電材料(dielectric material)，延伸穿過所述主動閘極並接觸所述虛置鰭部的一頂部。所述非主動通道是一最接近所述介電材料的非主動通道。所述主動通道的一長軸係在一第一方向上延伸。所述主動閘極的一長軸係在一第二方向上延伸。所述主動通道從所述基底沿著一第三方向延伸。所述介電材料更靠近所述非主動通道而不是更靠近所述主動通道。
在一些實施例中，所述介電材料具有一上部區域(upper region)和位於所述上部區域下方的一錐形區域(tapered region)，所述上部區域具有一第一側(first side)和與所述第一側相對的一第二側(second side)，所述第一側在所述第二方向上比起到所述主動通道的距離係更接近所述非主動通道。
在一些實施例中，所述上部區域在所述第二方向上比起所述錐形區域在所述第二方向上要更寬。
在一些實施例中，所述虛置鰭部具有一頂側(top side)、一第五側(fifth side)以及與所述第五側相對的一第六側(sixth side)，所述第五側朝向所述非主動通道，其中一突出尺寸(protrusion dimension)CD P係為所述第二方向上所述第一側到所述第五側之間的一距離。
在一些實施例中，所述突出尺寸CD P係在0.5奈米(nm)到50奈米(nm)的範圍內。
在一些實施例中，所述虛置鰭部具有一頂側(top side)、朝向所述非主動通道的一第五側(fifth side)以及與所述第五側相對的一第六側(sixth side)，其中一接觸尺寸(landing dimension)CD L係為所述第二方向上所述第二側到所述第五側之間的一距離。
在一些實施例中，所述接觸尺寸CD L係在0.5奈米(nm)到50奈米(nm)的範圍內。
在一些實施例中，一突出深度(protrusion depth)CD D是下方的所述錐形區域在所述第三方向上的一深度。
在一些實施例中，所述突出深度CD D係在0.3奈米(nm)到100奈米(nm)的範圍內。
在一些實施例中，所述半導體裝置的所述主動閘極具有與所述非主動通道接觸的一第三側(third side)，以及與所述主動通道接觸的一第四側(fourth side)，距離CD I是從所述非主動通道到所述介電材料之間的距離，其為在所述第二方向上從所述第一側到所述第三側之間的距離。
在一些實施例中，所述距離CD I係在1.0奈米(nm)到500奈米(nm)的範圍內。
在一些實施例中，距離CD A為所述主動通道到所述介電材料之間的距離，其為在所述第二方向上從所述第二側到所述第四側之間的距離。
在一些實施例中，所述距離CD A係在1.0奈米(nm)到500奈米(nm)的範圍內。
在一些實施例中，所述距離CD A係大於所述距離CD I。
在一些實施例中，所述半導體裝置的所述介電材料具有一第一中心線(first center line)，所述第一中心線係沿著所述介電材料的一軸線而在所述第三方向上延伸，所述虛置鰭部具有一第二中心線(second center line)，所述第二中心線係沿著所述虛置鰭部的一軸線而在所述第三方向上延伸，一偏移量(offset)為所述第一中心線與所述第二中心線在所述第二方向上的一距離。
在一些實施例中，對應於所述偏移量的所述距離係在0.5奈米(nm)到50奈米(nm)的範圍內。
根據本揭露的另一方面，係揭露了一種半導體裝置。所述半導體裝置包括一基底(substrate)，以及一隔離區域(isolation region)設置於所述基底上。複數個通道(channels)延伸穿過所述隔離區域並從所述基底延伸，所述通道包括一主動通道(active channel)和一非主動通道(inactive channel)。一主動閘極(active gate)，設置在所述主動通道和所述非主動通道的上方，且所述主動閘極並接觸所述隔離區域。所述非主動通道是最接近一介電材料(dielectric material)的一個非主動通道。所述主動通道的一長軸係在一第一方向上延伸。所述主動閘極的一長軸係在一第二方向上延伸。所述主動通道是從所述基底沿著一第三方向延伸。所述介電材料是從所述主動閘極的頂表面沿著所述第三方向延伸至所述隔離區域，且所述介電材料並設置在所述主動通道和所述非主動通道之間。所述介電材料在所述第二方向中更靠近所述非主動通道，而不是更靠近所述主動通道。
在一些實施例中，從所述介電材料到所述非主動通道在所述第二方向上的距離係在1.0奈米(nm)至500奈米(nm)的範圍內。
在一些實施例中，所述半導體裝置的所述介電材料係接觸所述非主動通道。
在一些實施例中，所述半導體裝置的所述介電材料在所述第二方向上的寬度(width)係小於所述非主動通道在所述第二方向上的寬度。
在一些實施例中，所述半導體裝置的所述介電材料具有一接觸尺寸(landing dimension)CD L，且所述接觸尺寸CD L係為所述介電材料在所述第二方向上覆蓋所述非主動通道的一距離。
在一些實施例中，所述半導體裝置的所述介電材料還具有一突出尺寸(protrusion dimension)CD P，且所述突出尺寸CD P係為所述介電材料在所述第二方向上並未覆蓋所述非主動通道的一距離。
在一些實施例中，所述CD L接觸尺寸係在0.5奈米(nm)至50奈米(nm)的範圍內。
在一些實施例中，所述突出尺寸CD P係在0.5奈米(nm)至50奈米(nm)的範圍內。
在一些實施例中，所述半導體裝置的所述介電材料係完全覆蓋所述非主動通道，並且所述介電材料在所述第二方向上的寬度係大於所述非主動通道在所述第二方向上的寬度。
在一些實施例中，所述半導體裝置的所述介電材料的寬度係在2奈米(nm)至150奈米(nm)的範圍內。
根據本揭露的另一方面，揭露了一種製造半導體裝置的方法。提供一基底(substrate)。形成複數個通道(channels)而作為從所述基底延伸的鰭部(fins)。所述通道包括一主動通道(active channel)，並且包括一非主動通道(inactive channel)。在所述基底上形成一隔離區域(isolation region)，所述通道係延伸穿過所述隔離區域。在所述隔離區域上形成一虛置鰭部(dummy fin)，且所述虛置鰭部設置在所述主動通道和所述非主動通道之間。在所述主動通道和所述非主動通道的上方形成一主動閘極(active gate)，且所述主動閘極並與所述隔離區域接觸。形成一介電材料(dielectric material)，且所述介電材料係延伸穿過所述主動閘極並接觸所述虛置鰭部的一頂部。所述非主動通道是一最接近所述介電材料的非主動通道。所述介電材料更靠近所述非主動通道而不是更靠近所述主動通道。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100,1500:裝置(半導體裝置) 200:方法 202,204,206,208,210,212,214,216,218,220,1610,1620:步驟 302:基底 412:鰭部 412a:非主動鰭部(非主動通道) 412b:主動鰭部(主動通道) 413:溝槽 500:隔離區域(淺溝槽隔離區域/介電隔離結構) 600:虛置鰭部 700:虛置閘極結構(虛置閘極) 800:源極/汲極(S/D)結構 810:層間介電質(ILD) 900:介電材料 900U:上部區域 900T:錐形區域 910:孔洞 1100,1100a,1100b:閘極(導電閘極) 1110:閘極介電層 1120:閘極電極 1200:間隙部分 1400:多晶矽擴散邊緣(PODE)區域 1410:非多晶矽擴散邊緣(non-PODE)區域 1420:介電填充物 H C,H D:高度 W D:寬度 CD P:突出尺寸 CD L:接觸尺寸 CD D:突出深度 S 1:第一側邊 S 2:第二側邊 S 3:第三側邊 S 4:第四側邊 S 5:第五側邊 S 6:第六側邊 CD I,CD A,CD a,CD i:距離 D L:第一中心線 D F:第二中心線 CD C:偏移量 X-X,X’-X’:線
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1圖是繪示根據本揭露一些實施例的一半導體裝置的透視圖。 第2圖示出了根據本揭露的一個或多個實施例的一示例性方法的形成一半導體裝置的流程圖。 第8A圖和第8B圖是根據本揭露的一些實施例，在例如以第2圖所示的製造過程的多個階段中具有源極/汲極(S/D)的半導體裝置沿著第1圖的一方向(線X'-X')剖切而形成的剖面示意圖，但是半導體裝置不具有閘極(gate)。 第3、4、5、6A、6B、7、9、10、11、12A、12B和12C圖是根據本揭露的一些實施例，在製造過程的多個階段中具有閘極(gate)的半導體裝置沿著第1圖的一方向(線X-X)剖切而形成的剖面示意圖。 第13、14A和14B圖是根據本揭露的一些實施例的半導體裝置100的俯視圖，其示出通道以及閘極的配置。 第15圖示出了根據本揭露的一些實施例的另一種半導體裝置的透視圖。 第16圖示出了根據本揭露的一些實施例的一示例性方法，以在製造一半導體裝置時形成一介電材料的流程圖。 第17A和17B圖是根據本揭露的一些實施例，在製造過程的多個階段中具有閘極(gate)的半導體裝置沿著第15圖的一方向(線X-X)剖切而形成的剖面示意圖。 第18圖是根據本揭露之一些實施例的類似於第17B圖的半導體裝置的剖面示意圖，其中標示出一些距離參數(distance parameter)。 第19圖係為本揭露之一些實施例中，根據第18圖的半導體裝置的通道以及閘極的配置的俯視圖。 第20圖是根據本揭露的一些實施例，具有閘極(gate)的半導體裝置沿著第15圖的一方向(線X-X)剖切而形成的剖面示意圖。 第21圖係為本揭露的一些實施例中，根據第20圖的半導體裝置的通道以及閘極的配置的俯視圖。 第22圖是根據本揭露的一些實施例，具有閘極(gate)的半導體裝置沿著第15圖的一方向(線X-X)剖切而形成的剖面示意圖。 第23圖係為本揭露的一些實施例中，根據第22圖的半導體裝置的通道以及閘極的配置的俯視圖。
412a:非主動鰭部(非主動通道)
412b:主動鰭部(主動通道)
500:隔離區域(淺溝槽隔離區域/介電隔離結構)
600:虛置鰭部
900:介電材料
900U:上部區域
900T:錐形區域
1100:閘極(導電閘極)
1110:閘極介電層
1200:間隙部分
CDP:突出尺寸
CDL:接觸尺寸
CDD:突出深度

Claims (1)

  1. 一種半導體裝置，包括： 一基底(substrate)； 一隔離區域(isolation region)設置於該基底上； 複數個通道(channels)，延伸穿過該隔離區域並從該基底延伸，該些通道包括一主動通道(active channel)和一非主動通道(inactive channel)； 一虛置鰭部(dummy fin)，設置在該隔離區域上且位於該主動通道和該非主動通道之間； 一主動閘極(active gate)，設置在該主動通道和該非主動通道的上方，且該主動閘極並接觸該隔離區域；以及 一介電材料(dielectric material)，延伸穿過該主動閘極並接觸該虛置鰭部的一頂部，該非主動通道是一最接近該介電材料的非主動通道，該主動通道的一長軸係在一第一方向上延伸，該主動閘極的一長軸係在一第二方向上延伸，該主動通道從該基底沿著一第三方向延伸， 其中該介電材料更靠近該非主動通道而不是更靠近該主動通道。
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