CN106033777A - Ldmos器件及其形成方法 - Google Patents
Ldmos器件及其形成方法 Download PDFInfo
- Publication number
- CN106033777A CN106033777A CN201510125915.XA CN201510125915A CN106033777A CN 106033777 A CN106033777 A CN 106033777A CN 201510125915 A CN201510125915 A CN 201510125915A CN 106033777 A CN106033777 A CN 106033777A
- Authority
- CN
- China
- Prior art keywords
- groove
- ldmos device
- gate electrode
- drift region
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 49
- 238000002955 isolation Methods 0.000 claims abstract description 89
- 239000000758 substrate Substances 0.000 claims abstract description 89
- 239000004065 semiconductor Substances 0.000 claims abstract description 84
- 239000000463 material Substances 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 23
- 150000002500 ions Chemical class 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 239000007772 electrode material Substances 0.000 claims description 12
- 238000005516 engineering process Methods 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 238000010276 construction Methods 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 2
- 210000000746 body region Anatomy 0.000 abstract 3
- 230000015556 catabolic process Effects 0.000 description 6
- 230000005669 field effect Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- -1 boron ion Chemical class 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910001439 antimony ion Inorganic materials 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 230000002146 bilateral effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- CKHJYUSOUQDYEN-UHFFFAOYSA-N gallium(3+) Chemical compound [Ga+3] CKHJYUSOUQDYEN-UHFFFAOYSA-N 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910001449 indium ion Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
Abstract
一种LDMOS器件及其形成方法,其中所述LDMOS器件,包括:半导体衬底,所述半导体衬底内形成有漂移区和位于漂移区一侧的体区,所述漂移区内形成有第一浅沟槽隔离结构;位于第一浅沟槽隔离结构一侧的漂移区内、以及漂移区和体区之间的半导体衬底内的第一沟槽;位于所述第一沟槽的侧壁和底部表面的栅介质层;位于栅介质层上的栅电极,所述栅电极填充满第一沟槽,且所述栅电极的顶部表面高于半导体衬底的表面;位于所述栅电极一侧的体区内的源区,在所述栅电极另一侧的漂移区内的漏区。本发明的LDMOS器件的尺寸减小,提高了器件的集成度。
Description
技术领域
本发明涉及半导体制作领域,特别涉及一种LDMOS器件及其形成方法。
背景技术
功率场效应管主要包括垂直双扩散场效应管(VDMOS,VerticalDouble-Diffused MOSFET)和横向双扩散场效应管(LDMOS,LateralDouble-Diffused MOSFET)两种类型。其中,相较于垂直双扩散场效应管(VDMOS),横向双扩散场效应管(LDMOS)具有诸多优点,例如,后者具有更好的热稳定性和频率稳定性、更高的增益和耐久性、更低的反馈电容和热阻,以及恒定的输入阻抗和更简单的偏流电路。
现有技术中,一种常规的N型LDMOS器件结构如图1所示,包括:半导体衬底(图中未示出),位于半导体衬底中的P阱100;位于P阱100内的N型漂移区101;位于N型漂移区101中的浅沟槽隔离结构104,所述浅沟槽隔离结构104用于增长LDMOS器件导通的路径,以增大LDMOS器件的击穿电压;位于N型漂移区101一侧的P阱100内的P型体区106;位于半导体衬底上的栅极结构105,所述栅极结构105横跨所述P型体区106和N型漂移区101,并部分位于浅沟槽隔离结构104上,所述栅极结构105包括位于半导体衬底上的栅介质层、位于栅介质层上的栅电极、位于栅介质层和栅电极两侧侧壁上的侧墙;位于栅极结构105一侧的P型体区106内的源区102,和位于栅极机构105的另一侧的N型漂移区101内的漏区103,源区102和漏区103的掺杂类型为N型。
但是,现有的LDMOS器件的尺寸仍较大,不利于集成度的提升。
发明内容
本发明解决的问题是怎样减小LDMOS器件的尺寸。
为解决上述问题,本发明提供一种半导体结构的形成方法,包括:提供半导体衬底,所述半导体衬底内形成有漂移区和位于漂移区一侧的体区,所述漂移区以及漂移区和体区之间的半导体衬底内还形成有第一浅沟槽隔离结构;刻蚀去除漂移区和体区之间的半导体衬底内的第一浅沟槽隔离结构以及漂移区内的部分第一浅沟槽隔离结构,在剩余的第一浅沟槽隔离结构一侧的漂移区内、漂移区和体区之间的半导体衬底内形成第一沟槽;在所述第一沟槽的侧壁和底部表面形成栅介质层;在栅介质层上形成栅电极,所述栅电极填充满第一沟槽,且所述栅电极的顶部表面高于半导体衬底的表面;在所述栅电极一侧的体区内形成源区,在所述栅电极另一侧的漂移区内形成漏区。
可选的,所述第一沟槽的深度等于第一浅沟槽隔离结构的深度。
可选的,所述第一浅沟槽隔离结构的宽度为0.4~0.8微米,所述第一沟槽的宽度为0.2~0.4微米,所述第一沟槽或第一浅沟槽隔离结构深度为0.4~1.8微米。
可选的,所述第一浅沟槽隔离结构宽度从顶部到底部逐渐减小,所述第一浅沟槽隔离结构的顶部边缘与体区的顶部边缘接触。
可选的,所述第一沟槽的一侧侧壁暴露出剩余的第一浅沟槽隔离结构的侧壁表面,第一沟槽的另一侧侧壁暴露出体区的顶部边缘表面以及体区和漂移区之间的部分半导体衬底。
可选的,在形成源区和漏区之前,还包括:在所述栅电极的两侧侧壁表面上形成侧墙。
可选的,刻蚀去除部分第一浅沟槽隔离结构形成第一沟槽的工艺为各向异性的干法刻蚀工艺。
可选的,所述栅介质层的材料为氧化硅。
可选的,所述栅介质层的形成工艺为热氧化工艺。
可选的,所述栅介质层的形成工艺为化学气相沉积工艺。
可选的,所述栅介质层的厚度为120nm~250nm。
可选的,所述栅电极的材料为多晶硅。
可选的,所述栅电极的形成过程为:形成覆盖所述半导体衬底和栅介质层且填充满第一沟槽的栅电极材料层;在所述第一沟槽上方的栅电极材料层上形成掩膜层;以所述掩膜层为掩膜,刻蚀去除掩膜层两侧的半导体衬底上的栅电极材料层,形成栅电极。
可选的,所述体区、漂移区、源区和漏区的形成工艺为离子注入,所述体区和漂移区的掺杂类型相反,漂移区和源区以及漏区的掺杂类型相同。
本发明还提供了一种LDMOS器件,包括:半导体衬底,所述半导体衬底内形成有漂移区和位于漂移区一侧的体区,所述漂移区内形成有第一浅沟槽隔离结构;位于第一浅沟槽隔离结构一侧的漂移区内、以及漂移区和体区之间的半导体衬底内的第一沟槽;位于所述第一沟槽的侧壁和底部表面的栅介质层;位于栅介质层上的栅电极,所述栅电极填充满第一沟槽,且所述栅电极的顶部表面高于半导体衬底的表面;位于所述栅电极一侧的体区内的源区,在所述栅电极另一侧的漂移区内的漏区。
可选的,所述第一沟槽的宽度从顶部向底部逐渐减小。
可选的,所述第一沟槽的一侧侧壁暴露出第一浅沟槽隔离结构的侧壁表面,第一沟槽的另一侧侧壁暴露出体区的顶部边缘表面以及体区和漂移区之间的部分半导体衬底。
可选的,所述第一沟槽的深度等于第一浅沟槽隔离结构的深度。
可选的,所述第一沟槽的宽度为0.2~0.4微米,所述第一沟槽的深度为0.4~1.8微米。
可选的,所述LDMOS器件为N型的LDMOS器件或者P型的LDMOS器件。
与现有技术相比,本发明的技术方案具有以下优点:
本发明的LMDOS器件,包括第一浅沟槽隔离结构一侧的漂移区内、以及漂移区和体区之间的半导体衬底内的第一沟槽;位于所述第一沟槽的侧壁和底部表面的栅介质层;位于栅介质层上的栅电极,所述栅电极填充满第一沟槽,且所述栅电极的顶部表面高于半导体衬底的表面;位于所述栅电极一侧的体区内的源区,在所述栅电极另一侧的漂移区内的漏区。LDMOS器件工作时,第一沟槽的底部和侧壁的半导体衬底中可以形成纵向的导电路径,因而在同等的击穿电压条件下,相对于现有技术中栅极底部形成的横向导通路径的LDMOS器件,本发明的LDMOS器件的栅电极宽度可以较小,因而减小了LDMOS器件的横向尺寸。
进一步,所述第一沟槽的宽度为0.2~0.4微米,所述第一沟槽的深度为0.4~1.8微米,相应的第一沟槽内形成的栅介质层和栅电极的宽度为0.2~0.4微米,第一沟槽中形成的栅介质层和栅电极的宽度较小,提高了器件的集成度。
本发明的LDMOS器件的形成方法,通过刻蚀去除漂移区和体区之间的半导体衬底内的第一浅沟槽隔离结构以及漂移区内的部分第一浅沟槽隔离结构,在剩余的第一浅沟槽隔离结构一侧的漂移区内、漂移区和体区之间的半导体衬底内形成第一沟槽;然后在所述第一沟槽的侧壁和底部表面形成栅介质层;在栅介质层上形成栅电极,所述栅电极填充满第一沟槽,且所述栅电极的顶部表面高于半导体衬底的表面;在所述栅电极一侧的体区内形成源区,在所述栅电极另一侧的漂移区内形成漏区。第一沟槽是通过刻蚀去除部分的第一浅沟槽隔离结构形成,由于第一浅沟槽隔离结构的材料与半导体衬底的材料不相同,刻蚀过程中,第一浅沟槽隔离结构的材料相当于半导体衬底的材料具有高的刻蚀选择比,因而可以将与第一浅沟槽隔离结构接触部分的半导体衬底作为刻蚀停止层,提高形成的第一沟槽的位置精度,减小了第一沟槽形成的工艺难度;
另外,本发明的方法形成的LDMOS器件,栅介质层和栅电极位于第一沟槽内,LDMOS器件在工作时,第一沟槽的底部和侧壁的半导体衬底中可以形成纵向的导电路径,因而在同等的击穿电压条件下,LDMOS器件的栅电极宽度可以很小,因而减小了形成的LDMOS器件的横向尺寸。
附图说明
图1为现有技术LDMDOS器件的结构示意图;
图2~图7为本发明实施例LDMOS器件的形成过程的结构示意图。
具体实施方式
现有的LDMOS器件通过在漂移区内设置浅沟槽隔离结构虽然增加了导通路径的长度,增大了击穿电压的大小,但是,栅电极底部的半导体衬底中形成的导通路径为横向的导通路径,栅电极和浅沟槽隔离结构均要占据一定的横向宽度,使得整个LDMOS器件的在半导体衬底上横向占据尺寸较大,不利于器件集成度的提升。
为此,本发明提供了一种LDMOS器件及其形成方法,本发明的LDMOS器件的栅电极和栅介质层部分位于半导体衬底中的第一沟槽内,因而LDMOS器件工作时,第一沟槽的底部和侧壁的半导体衬底中可以形成纵向的导电路径,因而在同等的击穿电压条件下,LDMOS器件的栅电极宽度可以很小,因而减小了LDMOS器件的横向尺寸。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时,为便于说明,示意图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明的保护范围。此外,在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2~图7为本发明实施例半导体结构的形成过程的结构示意图。
参考图2,提供半导体衬底200,所述半导体衬底200内形成有漂移区202和位于漂移区202一侧的体区201,所述漂移区202以及漂移区202和体区201之间的半导体衬底200内还形成有第一浅沟槽隔离结构212。
所述半导体衬底200作为后续形成LDMOS器件的平台,所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC);也可以是绝缘体上硅(SOI),绝缘体上锗(GOI);或者还可以为其它的材料,例如砷化镓等Ⅲ-Ⅴ族化合物。本实施中,所述半导体衬底200的材料为硅。
所述半导体衬底200中掺杂有第一导电类型的杂质离子,所述第一导电类型的杂质离子为P型的杂质离子或N型的杂质离子。根据形成的LDMOS器件的类型选择掺杂杂质离子的类型,具体的,当形成的LDMOS器件为N型的LDMOS器件时,所述第一导电类型的杂质离子为P型的杂质离子;当形成的LDMOS器件为P型的LDMOS器件时,所述第一导电类型的杂质离子为N型的杂质离子。
所述P型的杂质离子为硼离子、铟离子、镓离子中的一种或几种,所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。本实施例中,以形成N型的LDMOS器件作为示例,通过离子注入工艺在所述半导体衬底200中掺杂N型的杂质离子。
所述半导体衬底200中形成有第一浅沟槽隔离结构212,所述第一浅沟槽隔离203的一部分位于漂移区202内,另一部分位于漂移区202和体区201之间的半导体衬底200内,后续通过去除漂移区202和体区201之间的半导体衬底200内的第一浅沟槽隔离结构212以及漂移区202内的部分第一浅沟槽隔离结构精确定位形成的第一沟槽的位置,剩余的第一浅沟槽隔离结构212可以用于增长LDMOS器件的导通路径。
本实施例中,所述第一浅沟槽隔离结构212宽度从顶部到底部逐渐减小,所述第一浅沟槽隔离结构212的顶部边缘与体区201的顶部边缘接触,后续通过刻蚀去除部分第一浅沟槽隔离结构212形成第一沟槽时,第一沟槽的一侧侧壁可以暴露出体区的顶部边缘表面以及体区和漂移区之间的部分半导体衬底,在第一沟槽中形成栅介质层和栅电极后,LDMOS器件在工作时,在体区和漂移区之间的半导体衬底内可以形成沿第一沟槽的侧壁分布的导通沟槽。
在一实施例中,所述第一浅沟槽隔离结构212的宽度为0.4~0.8微米,第一浅沟槽隔离结构深度为0.4~1.8微米。
所述第一浅沟槽隔离结构212的材料可以为氧化硅、氮化硅、氮氧化硅等中的一种或几种。
所述第一浅沟槽隔离结构212的形成过程为:在所述半导体衬底200上形成图形化的掩膜层;以所述图形化的掩膜层为掩膜,刻蚀所述半导体衬底200形成凹槽;在所述凹槽中填充满隔离材料,形成第一浅沟槽隔离结构。
在一实施例中,所述第一浅沟槽隔离结构212为单层或多层(大于等于两层)堆叠结构。在一具体的实施例中,所述第一浅沟槽隔离结构212为双层堆叠结构,包括位于凹槽的侧壁和底部表面的衬垫层和位于衬垫层表面且填充凹槽的填充层。
所述半导体衬底200中还形成有第二浅沟槽隔离结构205,所述第二浅沟槽隔离结构205用于电学隔离后续形成的漏区与相邻的有源区。
所述半导体衬底200中还形成有第三浅沟槽隔离结构204,所述第三浅沟槽隔离结构204用于电学隔离后续形成的源区与相邻的第一掺杂区。
所述第二浅沟槽隔离结构205和第三浅沟槽隔离结构204可以与第一浅沟槽隔离结构212在同一工艺步骤形成或不同步骤形成。
所述体区201和漂移区202通过离子注入工艺形成,所述体区201和漂移区202内掺杂离子的类型不同,具体的,当形成N型的LDMOS器件时,所述体区201的掺杂类型为P型,所述漂移区202的掺杂类型为N型,当形成P型的LDMOS器件时,所述体区201的掺杂类型为N型,所述漂移区的掺杂类型为P型。
由于后续形成的第一沟槽部分位于漂移区内,相应的第一沟槽内形成的栅极结构(包括栅介质层和栅电极)也部分位于漂移区内,使得栅极结构底部对应的漂移区纵向深度会减小,该区域导通电流的传输通道会变窄,本实施例中,漂移区202的深度大于所述体区201的深度,使得第一沟槽内形成的栅极结构不会影响导通电流在漂移区内的传输或者对导通电流的影响较小。
第一浅沟槽隔离结构212的深度小于漂移区202的深度。
所述第二浅沟槽隔离结构205位于部分位于漂移区202内,部分位于漂移区202外的半导体衬底200内,所述第二浅沟槽隔离结构205的深度小于漂移区202的深度。
所述第三浅沟槽隔离结构204位于体区201内,所述第三浅沟槽隔离结构204的深度小于体区201的深度。
所述体区201和漂移区202可以在第一浅沟槽隔离结构212形成之前或者形成之后形成。
参考图3,去除漂移区202和体区201之间的半导体衬底200内的第一浅沟槽隔离结构以及漂移区202内的部分第一浅沟槽隔离结构212(参考图1),在剩余的第一浅沟槽隔离结构203一侧的漂移区202内、漂移区202和体区201之间的半导体衬底200内形成第一沟槽206。
在刻蚀之前,还包括在半导体衬底200上形成图形化的掩膜层,所述掩膜层中具有暴露出部分剩余的第一浅沟槽隔离结构203表面以及体区201和漂移区202之间的半导体衬底表面。
刻蚀去除漂移区202和体区201之间的半导体衬底200内的第一浅沟槽隔离结构以及漂移区202内的部分第一浅沟槽隔离结构212(参考图1)采用各向异性的干法刻蚀工艺,所述干法刻蚀工艺可以为等离子刻蚀工艺。在一实施例中,所述等离子刻蚀工艺采用的刻蚀气体包括含碳氟的气体(比如CF4、C2F6、C3F8等),源功率为550~1500W,偏置功率为100~300W,刻蚀腔压力为2~40mtorr,在刻蚀时提高形成的第一沟槽的精度,并减小对第一沟槽底部暴露的半导体衬底的损伤。
本实施例中,第一沟槽是通过刻蚀去除部分的第一浅沟槽隔离结构形成,由于第一浅沟槽隔离结构的材料与半导体衬底的材料不相同,刻蚀过程中,第一浅沟槽隔离结构的材料相当于半导体衬底的材料具有高的刻蚀选择比,因而可以将与第一浅沟槽隔离结构接触部分的半导体衬底作为刻蚀停止层,提高形成的第一沟槽的位置精度,减小了第一沟槽形成的工艺难度。
本实施例中,所述第一沟槽的深度等于第一浅沟槽隔离结构的深度。
形成的第一沟槽的宽度与后续形成的栅极结构(包括栅介质层和位于栅介质层上的栅电极)的宽度对应,栅极结构底部半导体衬底中形成纵向的导电通道,因而在同等的击穿电压情况下,本发明形成的栅极结构的宽度可以小于现有技术LDMOS器件中的栅极结构的宽度,即本发明实施例中,形成的第一沟槽的宽度小于LDMOS器件中的栅极结构的宽度,在一实施例中,所述第一沟槽的深度为0.4~1.8微米,第一沟槽的宽度为0.2~0.4微米。
所述形成的第一沟槽206的一侧侧壁暴露出剩余的第一浅沟槽隔离结构203的侧壁表面,第一沟槽206的另一侧侧壁暴露出体区201的顶部边缘表面以及体区201和漂移区202之间的部分半导体衬底,后续在第一沟槽206内形成栅介质层和栅电极,LDMOS器件在工作时,在第一沟槽206侧壁和底部的半导体衬底中可以形成将体区201和漂移区202连通的导通沟道。
参考图4,在所述第一沟槽206的侧壁和底部表面形成栅介质层207。
所述栅介质层207的材料为氧化硅或其他合适的材料,所述栅介质层207的形成工艺为热氧化工艺或化学气相沉积工艺。
所述栅介质层207的厚度为120nm~250nm。
参考图5,在栅介质层206上形成栅电极208,所述栅电极208填充满第一沟槽,且所述栅电极208的顶部表面高于半导体衬底200的表面。
所述栅电极208的材料为多晶硅或其他合适的材料。
在一实施例中,所述栅电极208的形成过程为:形成覆盖所述半导体衬底200以及栅介质层207表面的栅电极材料层,所述栅电极材料层填充满第一沟槽;在第一沟槽上的栅电极材料层表面上形成掩膜层,所述掩膜层中具有暴露出第一沟槽两侧的栅电极材料层;以所述掩膜层为掩膜,刻蚀去除部分所述栅电极材料层,在栅介质层206上形成栅电极208,所述栅电极208填充满第一沟槽,且所述栅电极208的顶部表面高于半导体衬底200的表面。
本实施例中,形成的栅电极208和栅介质层207部分位于半导体衬底200中的第一沟槽内,因而LDMOS器件工作时,第一沟槽的底部和侧壁的半导体衬底200中可以形成纵向的导电通道,因而在同等的击穿电压条件下,LDMOS器件的栅电极宽度可以很小,因而减小了LDMOS器件的横向尺寸。
参考图6,在所述高出半导体衬底表面200上的栅电极208的两侧侧壁表面上形成侧墙。
所述侧墙在后续进行离子注入时用于保护栅电极,并在离子注入时调节源区在体区内的位置。
所述侧墙可以为单层或多层(≥2层)堆叠结构。
所述侧墙的材料可以为氧化硅、氮化硅或气体刻蚀的材料。
在一实施例中,所述侧墙的形成过程为:形成覆盖所述半导体衬底200上和栅电极208表面的侧墙材料层;无掩膜刻蚀所述侧墙材料层,在所述栅电极208的侧壁表面上形成侧墙。
参考图7,在所述栅电极208一侧的体区201内形成源区211,在所述栅电极208另一侧的漂移区202内形成漏区210。
所述源区211和漏区210的形成工艺为离子注入,源区211和漏区210的掺杂类型相同,具体的,当形成N型的LDMOS器件时,所述源区211和漏区210的掺杂类型为N型;当形成P型的LDMOS器件时,所述源区211和漏区210的掺杂类型为P型。
源区211和漏区210的掺杂类型为N型时,注入的N型杂质离子为磷离子、砷离子、锑离子中的一种或几种,离子注入的能量范围为600-2000Kev。剂量范围为1e12-5e12atom/cm3。源区211和漏区210的掺杂类型为P型时,注入的P型杂质离子为硼离子、铟离子、镓离子中的一种或几种,离子注入的能量范围为20-600Kev。剂量范围为1e12-2e13atom/cm3。
还包括,在所述第三隔离结构204的远离源区211一侧的体区内形成第一掺杂区213,所述第一掺杂区213的掺杂类型与体区201的掺杂类型相同。
本发明形成的LDMOS器件在工作,在源区211、第一沟槽侧壁和底部的半导体衬底、第一沟槽底部的漂移区、第一浅沟槽隔离结构203的底部的漂移区和漏区210之间形成电流导通的路径。
本发明还提供了一种LDMOS器件,请参考图7,包括:
半导体衬底200,所述半导体衬底200内形成有漂移区202和位于漂移区202一侧的体区201,所述漂移区202内形成有第一浅沟槽隔离结构203;
位于第一浅沟槽隔离结构203一侧的漂移区202内、以及漂移区202和体区201之间的半导体衬底200内的第一沟槽;
位于所述第一沟槽的侧壁和底部表面的栅介质层207;
位于栅介质层207上的栅电极208,所述栅电极208填充满第一沟槽,且所述栅电极208的顶部表面高于半导体衬底的表面;
位于所述栅电极208一侧的体区201内的源区211,在所述栅电极208另一侧的漂移区202内的漏区210。
在一实施例中,所述第一沟槽的一侧侧壁暴露出第一浅沟槽隔离结构203的侧壁表面,第一沟槽的另一侧侧壁暴露出体区201的顶部边缘表面以及体区201和漂移区202之间的部分半导体衬底200。
所述第一沟槽的宽度从顶部向底部逐渐减小
所述第一沟槽的宽度为0.2~0.4微米,所述第一沟槽的深度为0.4~1.8微米。
所述LDMOS器件为N型的LDMOS器件或者P型的LDMOS器件。
需要说明的是,本实施例中,关于LDMOS器件的其他限定或描述,请前述实施例中LDMOS器件形成过程部分的相关限定或描述,在此不再赘述。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种LDMOS器件的形成方法,其特征在于,包括:
提供半导体衬底,所述半导体衬底内形成有漂移区和位于漂移区一侧的体区,所述漂移区以及漂移区和体区之间的半导体衬底内还形成有第一浅沟槽隔离结构;
刻蚀去除漂移区和体区之间的半导体衬底内的第一浅沟槽隔离结构以及漂移区内的部分第一浅沟槽隔离结构,在剩余的第一浅沟槽隔离结构一侧的漂移区内、漂移区和体区之间的半导体衬底内形成第一沟槽;
在所述第一沟槽的侧壁和底部表面形成栅介质层;
在栅介质层上形成栅电极,所述栅电极填充满第一沟槽,且所述栅电极的顶部表面高于半导体衬底的表面;
在所述栅电极一侧的体区内形成源区,在所述栅电极另一侧的漂移区内形成漏区。
2.如权利要求1所述的LDMOS器件的形成方法,其特征在于,所述第一沟槽的深度等于第一浅沟槽隔离结构的深度。
3.如权利要求1所述的LDMOS器件的形成方法,其特征在于,所述第一浅沟槽隔离结构的宽度为0.4~0.8微米,所述第一沟槽的宽度为0.2~0.4微米,所述第一沟槽或第一浅沟槽隔离结构深度为0.4~1.8微米。
4.如权利要求1所述的LDMOS器件的形成方法,其特征在于,所述第一浅沟槽隔离结构宽度从顶部到底部逐渐减小,所述第一浅沟槽隔离结构的顶部边缘与体区的顶部边缘接触。
5.如权利要求4所述的LDMOS器件的形成方法,其特征在于,所述第一沟槽的一侧侧壁暴露出剩余的第一浅沟槽隔离结构的侧壁表面,第一沟槽的另一侧侧壁暴露出体区的顶部边缘表面以及体区和漂移区之间的部分半导体衬底。
6.如权利要求1所述的LDMOS器件的形成方法,其特征在于,在形成源区和漏区之前,还包括:在所述栅电极的两侧侧壁表面上形成侧墙。
7.如权利要求1所述的LDMOS器件的形成方法,其特征在于,刻蚀去除部分第一浅沟槽隔离结构形成第一沟槽的工艺为各向异性的干法刻蚀工艺。
8.如权利要求1所述的LDMOS器件的形成方法,其特征在于,所述栅介质层的材料为氧化硅。
9.如权利要求8所述的LDMOS器件的形成方法,其特征在于,所述栅介质层的形成工艺为热氧化工艺。
10.如权利要求8所述的LDMOS器件的形成方法,其特征在于,所述栅介质层的形成工艺为化学气相沉积工艺。
11.如权利要求8所述的LDMOS器件的形成方法,其特征在于,所述栅介质层的厚度为120nm~250nm。
12.如权利要求1所述的LDMOS器件的形成方法,其特征在于,所述栅电极的材料为多晶硅。
13.如权利要求1所述的LDMOS器件的形成方法,其特征在于,所述栅电极的形成过程为:形成覆盖所述半导体衬底和栅介质层且填充满第一沟槽的栅电极材料层;在所述第一沟槽上方的栅电极材料层上形成掩膜层;以所述掩膜层为掩膜,刻蚀去除掩膜层两侧的半导体衬底上的栅电极材料层,形成栅电极。
14.如权利要求1所述的LDMOS器件的形成方法,其特征在于,所述体区、漂移区、源区和漏区的形成工艺为离子注入,所述体区和漂移区的掺杂类型相反,漂移区和源区以及漏区的掺杂类型相同。
15.一种LDMOS器件,其特征在于,包括:
半导体衬底,所述半导体衬底内形成有漂移区和位于漂移区一侧的体区,所述漂移区内形成有第一浅沟槽隔离结构;
位于第一浅沟槽隔离结构一侧的漂移区内、以及漂移区和体区之间的半导体衬底内的第一沟槽;
位于所述第一沟槽的侧壁和底部表面的栅介质层;
位于栅介质层上的栅电极,所述栅电极填充满第一沟槽,且所述栅电极的顶部表面高于半导体衬底的表面;
位于所述栅电极一侧的体区内的源区,在所述栅电极另一侧的漂移区内的漏区。
16.如权利要求15所述的LDMOS器件,其特征在于,所述第一沟槽的宽度从顶部向底部逐渐减小。
17.如权利要求15所述的LDMOS器件,其特征在于,所述第一沟槽的一侧侧壁暴露出第一浅沟槽隔离结构的侧壁表面,第一沟槽的另一侧侧壁暴露出体区的顶部边缘表面以及体区和漂移区之间的部分半导体衬底。
18.如权利要求15所述的LDMOS器件,其特征在于,所述第一沟槽的深度等于第一浅沟槽隔离结构的深度。
19.如权利要求15所述的LDMOS器件,其特征在于,所述第一沟槽的宽度为0.2~0.4微米,所述第一沟槽的深度为0.4~1.8微米。
20.如权利要求15所述的LDMOS器件,其特征在于,所述LDMOS器件为N型的LDMOS器件或者P型的LDMOS器件。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510125915.XA CN106033777A (zh) | 2015-03-20 | 2015-03-20 | Ldmos器件及其形成方法 |
US15/053,001 US9721806B2 (en) | 2015-03-20 | 2016-02-25 | LDMOS device and fabrication method thereof |
US15/630,533 US9875908B2 (en) | 2015-03-20 | 2017-06-22 | LDMOS device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510125915.XA CN106033777A (zh) | 2015-03-20 | 2015-03-20 | Ldmos器件及其形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN106033777A true CN106033777A (zh) | 2016-10-19 |
Family
ID=56925332
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510125915.XA Pending CN106033777A (zh) | 2015-03-20 | 2015-03-20 | Ldmos器件及其形成方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US9721806B2 (zh) |
CN (1) | CN106033777A (zh) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106783941A (zh) * | 2016-11-29 | 2017-05-31 | 东莞市广信知识产权服务有限公司 | 一种硅基硅锗漂移层ldmosfet器件结构 |
CN110838524A (zh) * | 2018-08-16 | 2020-02-25 | 中芯国际集成电路制造(上海)有限公司 | Ldmos器件及其形成方法 |
CN111128731A (zh) * | 2018-10-31 | 2020-05-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
CN111785617A (zh) * | 2020-06-11 | 2020-10-16 | 上海华虹宏力半导体制造有限公司 | Ldmos的制造方法 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10916542B2 (en) * | 2015-12-30 | 2021-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Recessed STI as the gate dielectric of HV device |
US10600908B2 (en) * | 2017-05-17 | 2020-03-24 | Richtek Technology Corporation | High voltage device and manufacturing method thereof |
US11316044B2 (en) | 2017-06-05 | 2022-04-26 | Maxim Integrated Products, Inc. | LDMOS transistors including vertical gates with multiple dielectric sections, and associated methods |
US10622452B2 (en) | 2018-06-05 | 2020-04-14 | Maxim Integrated Products, Inc. | Transistors with dual gate conductors, and associated methods |
CN110707087B (zh) * | 2018-09-07 | 2022-02-22 | 联华电子股份有限公司 | 动态随机存取存储器和闪存存储器的制作方法及其结构 |
TWI748346B (zh) * | 2020-02-15 | 2021-12-01 | 華邦電子股份有限公司 | 多閘極之半導體結構及其製造方法 |
US11469307B2 (en) * | 2020-09-29 | 2022-10-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Thicker corner of a gate dielectric structure around a recessed gate electrode for an MV device |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090256212A1 (en) * | 2008-04-11 | 2009-10-15 | Texas Instruments, Inc. | Lateral drain-extended mosfet having channel along sidewall of drain extension dielectric |
US20090283825A1 (en) * | 2008-05-16 | 2009-11-19 | Asahi Kasei Mircrodevices Corporation | High speed orthogonal gate edmos device and fabrication |
CN102130168A (zh) * | 2010-01-20 | 2011-07-20 | 上海华虹Nec电子有限公司 | 隔离型ldnmos器件及其制造方法 |
US20140042527A1 (en) * | 2012-08-10 | 2014-02-13 | Chiu-Te Lee | High voltage metal-oxide-semiconductor transistor device |
US20140264584A1 (en) * | 2013-03-15 | 2014-09-18 | Globalfoundries Singapore Pte. Ltd. | Lateral double-diffused high voltage device |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9130033B2 (en) * | 2013-12-03 | 2015-09-08 | Vanguard International Semiconductor Corporation | Semiconductor device and method for fabricating the same |
US9842903B2 (en) * | 2014-10-20 | 2017-12-12 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with laterally diffused metal oxide semiconductor structures and methods for fabricating the same |
-
2015
- 2015-03-20 CN CN201510125915.XA patent/CN106033777A/zh active Pending
-
2016
- 2016-02-25 US US15/053,001 patent/US9721806B2/en active Active
-
2017
- 2017-06-22 US US15/630,533 patent/US9875908B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090256212A1 (en) * | 2008-04-11 | 2009-10-15 | Texas Instruments, Inc. | Lateral drain-extended mosfet having channel along sidewall of drain extension dielectric |
US20090283825A1 (en) * | 2008-05-16 | 2009-11-19 | Asahi Kasei Mircrodevices Corporation | High speed orthogonal gate edmos device and fabrication |
CN102130168A (zh) * | 2010-01-20 | 2011-07-20 | 上海华虹Nec电子有限公司 | 隔离型ldnmos器件及其制造方法 |
US20140042527A1 (en) * | 2012-08-10 | 2014-02-13 | Chiu-Te Lee | High voltage metal-oxide-semiconductor transistor device |
US20140264584A1 (en) * | 2013-03-15 | 2014-09-18 | Globalfoundries Singapore Pte. Ltd. | Lateral double-diffused high voltage device |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106783941A (zh) * | 2016-11-29 | 2017-05-31 | 东莞市广信知识产权服务有限公司 | 一种硅基硅锗漂移层ldmosfet器件结构 |
CN110838524A (zh) * | 2018-08-16 | 2020-02-25 | 中芯国际集成电路制造(上海)有限公司 | Ldmos器件及其形成方法 |
CN110838524B (zh) * | 2018-08-16 | 2023-07-07 | 中芯国际集成电路制造(上海)有限公司 | Ldmos器件及其形成方法 |
CN111128731A (zh) * | 2018-10-31 | 2020-05-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
CN111128731B (zh) * | 2018-10-31 | 2023-07-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
CN111785617A (zh) * | 2020-06-11 | 2020-10-16 | 上海华虹宏力半导体制造有限公司 | Ldmos的制造方法 |
Also Published As
Publication number | Publication date |
---|---|
US9721806B2 (en) | 2017-08-01 |
US20160276476A1 (en) | 2016-09-22 |
US20170288020A1 (en) | 2017-10-05 |
US9875908B2 (en) | 2018-01-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN106033777A (zh) | Ldmos器件及其形成方法 | |
CN111584486B (zh) | 具有交错结构的半导体装置及其制造方法及电子设备 | |
JP5627494B2 (ja) | 半導体装置およびその製造方法 | |
TWI478336B (zh) | 減少表面電場的結構及橫向雙擴散金氧半導體元件 | |
US10020391B2 (en) | Semiconductor device and manufacturing method of the same | |
US9112025B2 (en) | LDMOS device and fabrication method | |
US8399957B2 (en) | Dual-depth self-aligned isolation structure for a back gate electrode | |
CN103035725B (zh) | 双栅极捆扎的vdmos器件 | |
CN104733531A (zh) | 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet | |
CN104465379A (zh) | 半导体器件及形成方法 | |
US8994103B2 (en) | High voltage metal-oxide-semiconductor transistor device and manufacturing method thereof | |
US10644149B1 (en) | LDMOS fin-type field-effect transistors including a dummy gate | |
CN107634056B (zh) | 半导体装置及其形成方法 | |
CN109216470B (zh) | 半导体结构及其形成方法 | |
CN107731918B (zh) | 半导体结构及其制造方法 | |
US20150162439A1 (en) | Semiconductor device including a transistor having a low doped drift region and method for the formation thereof | |
CN113594039B (zh) | 半导体结构及其形成方法 | |
CN104282563A (zh) | Ldmos器件及其形成方法 | |
US20150137230A1 (en) | Laterally diffused metal oxide semiconductor and manufacturing method thereof | |
CN104425344B (zh) | 半导体结构及其形成方法 | |
CN102956704B (zh) | 准垂直功率mosfet及其形成方法 | |
CN114068705B (zh) | 半导体结构及其形成方法 | |
TWI548090B (zh) | 半導體裝置及其製作方法 | |
CN114823841A (zh) | 半导体结构及其形成方法 | |
CN114068701A (zh) | 半导体结构及其形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20161019 |
|
RJ01 | Rejection of invention patent application after publication |