CN104465379A - 半导体器件及形成方法 - Google Patents

半导体器件及形成方法 Download PDF

Info

Publication number
CN104465379A
CN104465379A CN201310429750.6A CN201310429750A CN104465379A CN 104465379 A CN104465379 A CN 104465379A CN 201310429750 A CN201310429750 A CN 201310429750A CN 104465379 A CN104465379 A CN 104465379A
Authority
CN
China
Prior art keywords
tagma
semiconductor device
drift region
region
isolation structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310429750.6A
Other languages
English (en)
Other versions
CN104465379B (zh
Inventor
杨广立
俞谦荣
汪铭
蒲贤勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310429750.6A priority Critical patent/CN104465379B/zh
Priority to US14/182,789 priority patent/US9142446B2/en
Publication of CN104465379A publication Critical patent/CN104465379A/zh
Application granted granted Critical
Publication of CN104465379B publication Critical patent/CN104465379B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体器件及形成方法，所述半导体器件包括：半导体衬底；位于半导体衬底内的体区和漂移区；位于所述体区内的体区连接区和源区；位于所述漂移区内的漏区和第一浅沟槽隔离结构，所述第一浅沟槽隔离结构位于所述漏区和体区之间，所述第一浅沟槽隔离结构的底部为阶梯状且相邻阶梯的深度不相同；位于所述半导体衬底表面且横跨所述体区和漂移区边缘的栅极结构，所述栅极结构覆盖部分第一浅沟槽隔离结构表面。所述半导体器件可以在不降低耐压能力的情况下降低漂移区的导通电阻，提高漂移区的导通电流。

Description

半导体器件及形成方法
技术领域
本发明涉及半导体制作工艺，特别涉及一种半导体器件及形成方法。
背景技术
目前，横向双扩散MOS晶体管（LDMOS，Lateral Double diffused MOSFET）和横向绝缘栅双极晶体管（LIGBT，Lateral Insulated Gate Bipolar Transistor）被广泛运用在模拟电源管理、充电器、DC-DC转换器、AC-DC转换器电路中。且随着CMOS工艺特征尺寸不断缩小，为了提高工作效率和减小芯片的面积，需要横向双扩散MOS晶体管和横向绝缘栅双极晶体管有尽可能小的导通电阻（Ron）。
同时由于CMOS工艺特征尺寸不断缩小，晶体管对于高电压和大电流的承受能力不断降低，深亚微米CMOS集成电路更容易遭受到静电放电（ESD，Electrostatic Discharge）而失效，从而造成产品的可靠性下降。为了防止CMOS集成电路产品因静电放电而造成失效，CMOS集成电路中通常必须使用具有高性能、高耐压的ESD保护器件。目前的ESD保护器件通常包括：二极管、栅接地的NMOS晶体管（GGNMOSFET）、可控硅整流器（SCR，Silicon ControlledRectifier）、横向双扩散MOS晶体管和横向绝缘栅双极晶体管等。为了提高电路的安全性，需要横向双扩散MOS晶体管和横向绝缘栅双极晶体管等器件有尽可能大的击穿电压。
对于所述横向双扩散MOS晶体管和横向绝缘栅双极晶体管，导通电阻和击穿电压是两个最重要的电学参数，其中导通电阻与漂移区的掺杂浓度成反比，击穿电压与漂移区的掺杂浓度成反比，较高的漂移区的掺杂浓度虽然有利于降低横向双扩散MOS晶体管、横向绝缘栅双极晶体管的导通电阻，提高横向双扩散MOS晶体管、横向绝缘栅双极晶体管的导通电流，但会降低击穿电压，影响电路的安全性。
发明内容
本发明解决的问题是提供一种半导体器件及形成方法，可以在不降低耐压能力的情况下降低导通电阻，提高导通电流。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底；在所述半导体衬底内形成体区和漂移区；在所述半导体衬底表面形成掩膜层，所述掩膜层具有若干平行排列的开口，所述开口的位置对应于漂移区的位置，且相邻开口的宽度不相同；以所述掩膜层为掩膜，对半导体衬底进行刻蚀，形成若干平行排列的沟槽，且相邻沟槽的深度不相同；利用氧化工艺使得不同沟槽之间的半导体衬底被完全氧化；在所述沟槽内填充满电介质材料，形成底部为阶梯状的第一浅沟槽隔离结构；在所述体区内形成体区连接区和源区，在所述漂移区内且位于第一浅沟槽隔离结构远离体区的一侧形成漏区；在所述半导体衬底表面形成横跨所述体区和漂移区边缘的栅极结构，且所述栅极结构覆盖部分第一浅沟槽隔离结构表面。
可选的，当所述半导体器件为横向双扩散MOS晶体管时，所述源区、漏区和漂移区的掺杂类型相同，所述体区、体区连接区的掺杂类型相同且与源区、漏区和漂移区的掺杂类型相反。
可选的，当所述半导体器件为横向绝缘栅双极晶体管时，所述源区和漂移区的掺杂类型相同，所述体区、体区连接区和漏区的掺杂类型相同且与源区、漂移区的掺杂类型相反。
可选的，相邻沟槽之间的间距相等。
可选的，相邻沟槽之间的间距大于或等于当前工艺下的特征尺寸。
可选的，所述形成沟槽的刻蚀工艺为反应离子刻蚀工艺或电感耦合等离子体刻蚀工艺。
可选的，所述氧化工艺为热氧化工艺，利用热氧化工艺形成的第一氧化层的厚度大于或等于相邻沟槽之间的半导体衬底的宽度的一半。
可选的，在所述沟槽内填充满电介质材料的工艺为高密度等离子体化学气相沉积工艺、低压化学气相沉积工艺或等离子体增强化学气相沉积工艺。
可选的，所述第一浅沟槽隔离结构与其他区域的浅沟槽隔离结构同时形成。
可选的，所述第一浅沟槽隔离结构的阶梯数量大于等于2。
本发明还提供了一种半导体器件，包括：半导体衬底；位于半导体衬底内的体区和漂移区；位于所述体区内的体区连接区和源区；位于所述漂移区内的漏区和第一浅沟槽隔离结构，所述第一浅沟槽隔离结构位于所述漏区和体区之间，所述第一浅沟槽隔离结构的底部为阶梯状且相邻阶梯的深度不相同；位于所述半导体衬底表面且横跨所述体区和漂移区边缘的栅极结构，所述栅极结构覆盖部分第一浅沟槽隔离结构表面。
可选的，当所述半导体器件为横向双扩散MOS晶体管时，所述源区、漏区和漂移区的掺杂类型相同，所述体区、体区连接区的掺杂类型相同且与源区、漏区和漂移区的掺杂类型相反。
可选的，当所述半导体器件为横向绝缘栅双极晶体管时，所述源区和漂移区的掺杂类型相同，所述体区、体区连接区和漏区的掺杂类型相同且与源区、漂移区的掺杂类型相反。
可选的，所述阶梯的宽度越大，阶梯对应的第一浅沟槽隔离结构的深度越大。
可选的，所述第一浅沟槽隔离结构的阶梯数量大于等于2。
与现有技术相比，本发明的技术方案具有以下优点：
本发明漂移区内的第一浅沟槽隔离结构的底部为阶梯状，所述阶梯具有多个拐角，阶梯的拐角会出现电场峰值，随着阶梯数的增加，电场峰值的数量增加，使得最终施加到漂移区与靠近体区的半导体衬底之间的电场强度降低。即使漂移区的掺杂浓度提高了，使得导通电阻降低，导通电流提高，且使得漂移区与靠近体区的半导体衬底之间的击穿电压降低，但由于漂移区与靠近体区的半导体衬底之间的电场强度也降低了，因此可以在不降低半导体器件的耐压能力的情况下提高漂移区的导通电流。
附图说明
图1～图7是本发明实施例的半导体器件的形成过程的剖面结构示意图。
具体实施方式
在现有的横向双扩散MOS晶体管或横向绝缘栅双极晶体管中，较高的漂移区的掺杂浓度虽然有利于提高横向双扩散MOS晶体管或横向绝缘栅双极晶体管的导通电流，但会降低击穿电压。且当漂移区的掺杂浓度较低时，漏结表面电场较高，击穿首先发生漏区和漂移区相接触的位置，当漂移区的掺杂浓度较高时，漂移区与靠近体区的半导体衬底之间变得容易击穿。
因此，本发明提供了一种半导体器件及形成方法，所述半导体器件为横向双扩散MOS晶体管或横向绝缘栅双极晶体管，具体包括：半导体衬底；位于半导体衬底内的体区和漂移区；位于体区内的体区连接区和源区；位于漂移区内的漏区和浅沟槽隔离结构，所述浅沟槽隔离结构位于漏区和体区之间，所述浅沟槽隔离结构的底部为阶梯状且相邻阶梯的深度不相同；位于所述半导体衬底表面且横跨所述体区和漂移区边缘的栅极结构，所述栅极结构覆盖部分浅沟槽隔离结构表面。
由于所述浅沟槽隔离结构的底部为阶梯状且相邻阶梯的深度不相同，所述第一浅沟槽隔离结构底部具有多个拐角，阶梯的拐角会产生电场峰值，随着阶梯数的增加，电场峰值的数量增加，使得最终施加到漂移区与靠近体区的半导体衬底之间的电场强度降低。即使漂移区的掺杂浓度提高了，使得漂移区与靠近体区的半导体衬底之间的击穿电压降低，但由于漂移区与靠近体区的半导体衬底之间的电场强度也降低了，因此可以在不降低横向双扩散MOS晶体管的耐压能力的情况下提高漂移区的导通电流。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供了一种半导体器件的形成方法，请参考图1～图7，为本发明实施例的半导体器件的形成过程的剖面结构示意图。
请参考图1，提供半导体衬底100。
所述半导体衬底100为硅衬底、锗衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底等。在本实施例中，所述半导体衬底100为硅衬底，且所述硅衬底在形成过程中原位掺杂有P型或N型杂质离子。在其他实施例中，还可以对所述半导体衬底进行P型或N型离子注入，形成P型或N型阱区，或形成P型或N型外延层，所述阱区或外延层的的深度大于后续形成的体区和漂移区的深度。
本实施例形成的半导体器件为N型横向双扩散MOS晶体管，后续形成的源区、漏区和漂移区的掺杂类型相同，都为N型，且半导体衬底100与后续形成的体区、体区连接区的掺杂类型都相同，都为P型。
在其他一些实施例中，当所形成的半导体器件为P型横向双扩散MOS晶体管，后续形成的源区、漏区和漂移区的掺杂类型相同，都为P型，且半导体衬底与后续形成的体区、体区连接区的掺杂类型都相同，都为N型。
在其他一些实施例中，当所形成的半导体器件为PNPN型横向绝缘栅双极晶体管，后续形成的源区和漂移区的掺杂类型相同，都为N型，且半导体衬底与后续形成的体区、体区连接区、漏区的掺杂类型都相同，都为P型。
在其他一些实施例中，当所形成的半导体器件为NPNP型横向绝缘栅双极晶体管，后续形成的源区和漂移区的掺杂类型相同，都为P型，且半导体衬底与后续形成的体区、体区连接区、漏区的掺杂类型都相同，都为N型。
依旧请参考图1，在所述半导体衬底100表面形成掩膜层110，所述掩膜层110具有若干平行排列的开口115，所述开口115的位置对应于后续形成的漂移区的位置，且相邻开口115的宽度不相同。
在本实施例中，所述掩膜层110为光刻胶层。在其他实施例中，所述掩膜层包括位于半导体衬底表面的硬掩膜层和位于所述硬掩膜层表面的光刻胶层。
所述掩膜层110内具有若干平行排列的开口115，所述开口115的位置对应于后续形成的沟槽的位置，且所述开口115都位于后续形成的漂移区内。所述各个开口115的长度相等，且相邻开口115的宽度不相同。在本实施例中，不同开口115的宽度沿着后续形成的体区到漂移区方向依次递减，且平行排列的相邻开口之间的宽度差相等，使得后续形成的平行排列的相邻沟槽之间的宽度差相等。在其他实施例中，平行排列的相邻开口之间的宽度差也可以不相等，且不同开口的宽度沿着后续形成的体区到漂移区方向也可以依次递增。在其他实施例中，相邻开口的宽度不相同，且不同开口的宽度沿着后续形成的体区到漂移区方向也可以先变大再变小，或先变小再变大等等，所述不同开口的宽度可以根据漂移区的掺杂浓度相应的器件仿真结果所最终确定。
在本实施例中，所述相邻开口115之间的间距相等，为当前工艺下的特征尺寸，使得后续形成的相邻沟槽之间的间距相等，也为当前工艺下的特征尺寸。在其他实施例中，所述相邻开口之间的间距也可以不相等，相邻开口之间的间距也可以大于当前工艺下的特征尺寸。
所述开口115的数量大于或等于2。所述开口115的数量越大，后续的第一浅沟槽隔离结构的阶梯数越多，对应的阶梯的拐角越多，使得最终施加到漂移区与靠近体区的半导体衬底之间的电场强度越低。
在本实施例中，所述第一浅沟槽隔离结构与其他区域的浅沟槽隔离结构分开形成。在其他实施例中，所述第一浅沟槽隔离结构与其他区域的浅沟槽隔离结构同时形成，即所述掩膜层还具有其他开口，所述其他开口用于形成其他区域的浅沟槽隔离结构。
请参考图2，以所述掩膜层110为掩膜，对半导体衬底100进行刻蚀，形成若干平行排列的沟槽120，且所述沟槽120的深度沿着后续形成的体区到漂移区方向依次递减。
所述刻蚀工艺为反应离子刻蚀工艺或电感耦合等离子体刻蚀工艺。由于反应离子刻蚀工艺或电感耦合等离子体刻蚀工艺具有负载效应（loadingeffect），当待刻蚀材料的刻蚀开口大小不同时，大刻蚀开口与小刻蚀开口相比刻蚀气体较多，大刻蚀开口对应的刻蚀速率比小刻蚀开口对应的刻蚀速率快，使得相同刻蚀时间内大刻蚀开口对应的沟槽深度大于小刻蚀开口对应的沟槽深度。在本实施例中，由于不同开口115的宽度沿着后续形成的体区到漂移区方向依次递减，因此所述沟槽120的深度沿着后续形成的体区到漂移区方向依次递减，最靠近后续形成的P型体区的沟槽120最深，最靠近后续形成的N型漏区的沟槽最浅。
在其他实施例中，当不同开口的宽度沿着后续形成的体区到漂移区方向依次递增时，所述沟槽的深度沿着后续形成的体区到漂移区方向依次递增。或者当不同开口的宽度沿着后续形成的体区到漂移区方向先变大再变小，或先变小再变大时，所述沟槽的深度沿着后续形成的体区到漂移区方向也可以先变大再变小，或先变小再变大。且通过控制不同开口宽度的宽度差，可以控制不同沟槽之间的深度差。
形成所述第一氧化层121后，去除所述掩膜层110。
请参考图3，利用氧化工艺使得不同沟槽120之间的半导体衬底100被完全氧化，形成第一氧化层121。
在本实施例中，所述氧化工艺为热氧化工艺，利用热氧化工艺使得半导体衬底100表面和沟槽120的侧壁和底部被氧化形成第一氧化层121。所述第一氧化层121的厚度大于或等于相邻沟槽120之间的半导体衬底100的宽度的一半，使得所述相邻沟槽120之间的半导体衬底100被完全氧化，当后续在沟槽120内填充满介质材料，最终形成的第一浅沟槽隔离结构的底部呈阶梯状。
在其他实施例中，也可以在形成第一氧化层后，再去除所述掩膜层，使得形成的第一氧化层只位于沟槽的侧壁和底部表面。
请参考图4，在所述沟槽120（请参考图3）内填充满电介质材料122，所述第一氧化层121和电介质材料122构成底部为阶梯状的第一浅沟槽隔离结构123，所述第一浅沟槽隔离结构123的阶梯数与沟槽的数量相对应。
所述填充满电介质材料122的工艺为高密度等离子体化学气相沉积工艺、低压化学气相沉积工艺或等离子体增强化学气相沉积工艺。在本实施例中，所述填充满电介质材料122的工艺为高密度等离子体化学气相沉积工艺，所述电介质材料122为氧化硅，利用高密度等离子体化学气相沉积工艺填充满所述沟槽120，且对位于半导体衬底上的电介质材料122和第一氧化层121进行化学机械抛光（CMP），直到暴露出半导体衬底100，位于沟槽120内的电介质材料122和与电介质材料122相接触的第一氧化层121构成底部为阶梯状的第一浅沟槽隔离结构123。在其他实施例中，所述电介质材料还可以为氧化硅和氮化硅的混合结构。
请参考图5，在所述半导体衬底100内形成体区130和漂移区140。
在本实施例中，由于本实施例形成的半导体器件为N型横向双扩散MOS晶体管，所述体区130为P型体区，所述漂移区140为N型漂移区。
所述N型漂移区140对应于第一浅沟槽隔离结构123，且第一浅沟槽隔离结构123完全位于所述N型漂移区140内。所述N型漂移区140的形成工艺为离子注入，注入的离子为N型杂质离子，例如磷、砷、锑等。通过提高所述N型漂移区140的掺杂浓度，可以提高横向双扩散MOS晶体管的导通电流，但同时会降低N型漂移区与靠近P型体区的P型半导体衬底之间的击穿电压。
所述P型体区130位于靠近第一浅沟槽隔离结构123最深的阶梯的N型漂移区一侧。所述P型体区130与N型漂移区140可以接触，也可以不接触。在本实施例中，所述P型体区130与N型漂移区140之间间隔有部分宽度的P型半导体衬底。所述P型体区130的形成工艺为离子注入，注入的离子为P型杂质离子，例如硼、镓、铟等。所述P型体区130的掺杂浓度大于P型半导体衬底的掺杂浓度。
在本实施例中，先形成第一浅沟槽隔离结构123，再形成P型体区130和N型漂移区140，避免在掺杂有N型杂质离子的N型漂移区140利用热氧化、化学气相沉积形成第一浅沟槽隔离结构123时会影响N型漂移区140的杂质离子分布，从而影响横向双扩散MOS晶体管的导通电流。在其他实施例中，也可以先形成P型体区和N型漂移区，再在所述N型漂移区内形成第一浅沟槽隔离结构。
在其他一些实施例中，当形成的半导体器件为P型横向双扩散MOS晶体管，所述体区为N型体区，所述漂移区为P型漂移区。
在其他一些实施例中，当形成的半导体器件为PNPN型横向绝缘栅双极晶体管，所述体区为P型体区，所述漂移区为N型漂移区。
在其他一些实施例中，当形成的半导体器件为NPNP型横向绝缘栅双极晶体管，所述体区为N型体区，所述漂移区为P型漂移区。
请参考图6，在所述体区130内形成体区连接区131和源区132，在所述漂移区140内且位于第一浅沟槽隔离结构123远离体区130的一侧形成漏区141。
在本实施例中，由于本实施例形成的半导体器件为N型横向双扩散MOS晶体管，所述体区连接区131为P型体区连接区，所述源区132为N型源区，所述漏区141为N型漏区。
在本实施例中，所述源区132和漏区141采用同一离子注入工艺同时形成，所述源区132和漏区141的深度小于体区130或漂移区140的深度，且所述源区132和漏区141的掺杂浓度大于漂移区140的掺杂浓度，以降低导通电阻，提高导通电流。
所述体区连接区131内掺杂有与体区类型相同的P型杂质离子，所述体区连接区131的深度小于体区130的深度，且所述体区连接区131的掺杂浓度大于体区130的掺杂浓度，以降低导通电阻，提高导通电流。
在本实施例中，所述源区132位于体区连接区131和漂移区140之间，所述源区132和漏区141作为后续形成的横向双扩散MOS晶体管的源区和漏区。
在其他一些实施例中，当形成的半导体器件为P型横向双扩散MOS晶体管，所述体区连接区为N型体区连接区，所述源区为P型源区，所述漏区为P型漏区。
在其他一些实施例中，当形成的半导体器件为PNPN型横向绝缘栅双极晶体管，所述体区连接区为P型体区连接区，所述源区为N型源区，所述漏区为P型漏区。
在其他一些实施例中，当形成的半导体器件为NPNP型横向绝缘栅双极晶体管，所述体区连接区为N型体区连接区，所述源区为P型源区，所述漏区为N型漏区。
请参考图7，在所述半导体衬底100表面形成横跨所述体区130和漂移区140边缘的栅极结构150，且所述栅极结构150覆盖部分第一浅沟槽隔离结构123表面。
所述栅极结构150包括位于半导体衬底100表面形成横跨所述体区130和漂移区140边缘的栅介质层（未标示）、位于所述栅介质层表面的栅电极层（未标示）和位于所述栅介质层、栅电极层侧壁的侧墙（未标示）。
所述栅极结构150可以为多晶硅栅极结构，也可以为金属栅极结构。在本实施例中，所述栅极结构150为多晶硅栅极结构。
由于本发明实施例的第一浅沟槽隔离结构123的底部呈阶梯状，使得所述第一浅沟槽隔离结构底部具有多余两个的多个拐角，电场会在阶梯的拐角会产生电场峰值，所述阶梯数量越多，电场峰值的数量越多，使得静电放电的电压能部分分压在所述阶梯的拐角处，从而使得漂移区与体区之间或靠近体区的半导体衬底之间的电场强度降低。且由于所述第一浅沟槽隔离结构123对应的不同深度的沟槽是对不同宽度的开口进行一次刻蚀形成，不需要增加额外的工艺，制作工艺简单，成本较低。
本发明实施例还提供了一种半导体器件，请参考图7，包括：半导体衬底100；位于半导体衬底100内的体区130和漂移区140；位于体区130内的体区连接区131和源区132；位于漂移区140内的漏区141和第一浅沟槽隔离结构123（请参考图6），所述第一浅沟槽隔离结构123位于漏区140和体区130之间，所述第一浅沟槽隔离结构123的底部为阶梯状且相邻阶梯对应的第一浅沟槽隔离结构123的深度不相同；位于所述半导体衬底100表面且横跨所述体区130和漂移区140边缘的栅极结构150，所述栅极结构150覆盖部分第一浅沟槽隔离结构123表面。
所述阶梯的宽度越大，阶梯对应的第一浅沟槽隔离结构123的深度越大。在本实施例中，所述第一浅沟槽隔离结构123不同阶梯的宽度沿着体区130到漂移区140方向依次递减，所述第一浅沟槽隔离结构123相邻阶梯之间的宽度差相等，且所述第一浅沟槽隔离结构123的深度沿着体区130到漂移区140方向依次递减。
在其他实施例中，当所述第一浅沟槽隔离结构不同阶梯的宽度沿着体区到漂移区方向依次递增、或先增加再减小、或先减小后增加时，所述第一浅沟槽隔离结构的深度沿着体区到漂移区方向也依次递减、或先增加再减小、或先减小后增加。
由于所述阶梯的宽度越大，阶梯对应的第一浅沟槽隔离结构的深度越大，在其他实施例中，所述第一浅沟槽隔离结构相邻阶梯之间的宽度差也可以不相等，通过控制相邻阶梯之间的宽度差来控制相邻阶梯对应的第一浅沟槽隔离结构的深度差。
在本实施例中，所述第一浅沟槽隔离结构123的阶梯数量大于或等于2。
在本实施例中，由于本实施例形成的半导体器件为N型横向双扩散MOS晶体管，所述源区、漏区和漂移区的掺杂类型相同，都为N型；所述体区、体区连接区的掺杂类型相同且与源区、漏区和漂移区的掺杂类型相反，都为P型。
在其他一些实施例中，当形成的半导体器件为P型横向双扩散MOS晶体管，所述源区、漏区和漂移区的掺杂类型相同，都为P型；所述体区、体区连接区的掺杂类型相同且与源区、漏区和漂移区的掺杂类型相反，都为N型。
在其他一些实施例中，当形成的半导体器件为PNPN型横向绝缘栅双极晶体管，所述源区和漂移区的掺杂类型相同，都为N型；所述体区、体区连接区和漏区的掺杂类型相同且与源区、漂移区的掺杂类型相反，都为P型。
在其他一些实施例中，当形成的半导体器件为NPNP型横向绝缘栅双极晶体管，所述源区和漂移区的掺杂类型相同，都为P型；所述体区、体区连接区和漏区的掺杂类型相同且与源区、漂移区的掺杂类型相反，都为N型。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底内形成体区和漂移区；
在所述半导体衬底表面形成掩膜层，所述掩膜层具有若干平行排列的开口，所述开口的位置对应于漂移区的位置，且相邻开口的宽度不相同；
以所述掩膜层为掩膜，对半导体衬底进行刻蚀，形成若干平行排列的沟槽，且相邻沟槽的深度不相同；
利用氧化工艺使得不同沟槽之间的半导体衬底被完全氧化；
在所述沟槽内填充满电介质材料，形成底部为阶梯状的第一浅沟槽隔离结构；
在所述体区内形成体区连接区和源区，在所述漂移区内且位于第一浅沟槽隔离结构远离体区的一侧形成漏区；
在所述半导体衬底表面形成横跨所述体区和漂移区边缘的栅极结构，且所述栅极结构覆盖部分第一浅沟槽隔离结构表面。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，当所述半导体器件为横向双扩散MOS晶体管时，所述源区、漏区和漂移区的掺杂类型相同，所述体区、体区连接区的掺杂类型相同且与源区、漏区和漂移区的掺杂类型相反。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，当所述半导体器件为横向绝缘栅双极晶体管时，所述源区和漂移区的掺杂类型相同，所述体区、体区连接区和漏区的掺杂类型相同且与源区、漂移区的掺杂类型相反。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，相邻沟槽之间的间距相等。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，相邻沟槽之间的间距大于或等于当前工艺下的特征尺寸。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述形成沟槽的刻蚀工艺为反应离子刻蚀工艺或电感耦合等离子体刻蚀工艺。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述氧化工艺为热氧化工艺，利用热氧化工艺形成的第一氧化层的厚度大于或等于相邻沟槽之间的半导体衬底的宽度的一半。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述沟槽内填充满电介质材料的工艺为高密度等离子体化学气相沉积工艺、低压化学气相沉积工艺或等离子体增强化学气相沉积工艺。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一浅沟槽隔离结构与其他区域的浅沟槽隔离结构同时形成。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一浅沟槽隔离结构的阶梯数量大于等于2。
11.一种半导体器件，其特征在于，包括：
半导体衬底；
位于半导体衬底内的体区和漂移区；
位于所述体区内的体区连接区和源区；
位于所述漂移区内的漏区和第一浅沟槽隔离结构，所述第一浅沟槽隔离结构位于所述漏区和体区之间，所述第一浅沟槽隔离结构的底部为阶梯状且相邻阶梯的深度不相同；
位于所述半导体衬底表面且横跨所述体区和漂移区边缘的栅极结构，所述栅极结构覆盖部分第一浅沟槽隔离结构表面。
12.如权利要求11所述的半导体器件，其特征在于，当所述半导体器件为横向双扩散MOS晶体管时，所述源区、漏区和漂移区的掺杂类型相同，所述体区、体区连接区的掺杂类型相同且与源区、漏区和漂移区的掺杂类型相反。
13.如权利要求11所述的半导体器件，其特征在于，当所述半导体器件为横向绝缘栅双极晶体管时，所述源区和漂移区的掺杂类型相同，所述体区、体区连接区和漏区的掺杂类型相同且与源区、漂移区的掺杂类型相反。
14.如权利要求11所述的半导体器件，其特征在于，所述阶梯的宽度越大，阶梯对应的第一浅沟槽隔离结构的深度越大。
15.如权利要求11所述的半导体器件，其特征在于，所述第一浅沟槽隔离结构的阶梯数量大于等于2。
CN201310429750.6A 2013-09-18 2013-09-18 半导体器件及形成方法 Active CN104465379B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201310429750.6A CN104465379B (zh) 2013-09-18 2013-09-18 半导体器件及形成方法
US14/182,789 US9142446B2 (en) 2013-09-18 2014-02-18 Semiconductor devices and fabrication methods thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310429750.6A CN104465379B (zh) 2013-09-18 2013-09-18 半导体器件及形成方法

Publications (2)

Publication Number Publication Date
CN104465379A true CN104465379A (zh) 2015-03-25
CN104465379B CN104465379B (zh) 2017-06-13

Family

ID=52667178

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310429750.6A Active CN104465379B (zh) 2013-09-18 2013-09-18 半导体器件及形成方法

Country Status (2)

Country Link
US (1) US9142446B2 (zh)
CN (1) CN104465379B (zh)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106920842A (zh) * 2017-05-11 2017-07-04 电子科技大学 一种具有载流子存储层的槽型soi ligbt
CN107293491A (zh) * 2016-04-12 2017-10-24 北大方正集团有限公司 Vdmos器件的制作方法
CN107342321A (zh) * 2017-08-31 2017-11-10 电子科技大学 一种具有可控集电极槽的soi ligbt
CN107482058A (zh) * 2017-09-25 2017-12-15 电子科技大学 一种具有载流子存储层的薄soi ligbt器件
CN107546274A (zh) * 2017-08-22 2018-01-05 电子科技大学 一种具有阶梯型沟槽的ldmos器件
CN109887998A (zh) * 2019-03-07 2019-06-14 电子科技大学 一种具有折叠槽栅的薄soi ligbt
CN110299398A (zh) * 2018-03-22 2019-10-01 联华电子股份有限公司 高电压晶体管及其制造方法
CN110361811A (zh) * 2018-03-26 2019-10-22 台湾积体电路制造股份有限公司 形成光子器件的方法
CN111128962A (zh) * 2019-12-20 2020-05-08 华虹半导体(无锡)有限公司 Ldmos器件及其制作方法
CN111192919A (zh) * 2018-11-15 2020-05-22 长鑫存储技术有限公司 晶体管、半导体器件及晶体管的形成方法
CN111276532A (zh) * 2020-03-17 2020-06-12 合肥晶合集成电路有限公司 一种半导体器件及其制备方法
CN113921607A (zh) * 2021-12-13 2022-01-11 晶芯成(北京)科技有限公司 一种阶梯沟槽横向绝缘栅双极型晶体管结构及制造方法
CN116779537A (zh) * 2023-08-17 2023-09-19 合肥晶合集成电路股份有限公司 半导体结构的制作方法以及半导体结构

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104377244A (zh) * 2013-08-15 2015-02-25 无锡华润上华半导体有限公司 一种降低ldmos导通电阻的器件结构
US9322061B2 (en) 2014-03-06 2016-04-26 International Business Machines Corporation Nanochannel device with three dimensional gradient by single step etching for molecular detection
CN109037337A (zh) * 2018-06-28 2018-12-18 华为技术有限公司 一种功率半导体器件及制造方法
US10559490B1 (en) * 2018-08-21 2020-02-11 Globalfoundries Inc. Dual-depth STI cavity extension and method of production thereof
US11239315B2 (en) * 2020-02-03 2022-02-01 Globalfoundries U.S. Inc. Dual trench isolation structures
CN116471841A (zh) * 2022-01-10 2023-07-21 长鑫存储技术有限公司 半导体结构及其制造方法
CN114093806B (zh) * 2022-01-24 2022-04-19 晶芯成(北京)科技有限公司 一种半导体结构的制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030017710A1 (en) * 2001-07-19 2003-01-23 Chartered Semiconductor Manufacturing Ltd. Method to improve latchup by forming selective sloped staircase STI structure to use in the I/0 or latchup sensitive area
US20050130409A1 (en) * 2003-07-31 2005-06-16 Varghese Ronnie P. Controlled dry etch of a film
US20100270616A1 (en) * 2009-04-24 2010-10-28 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
US20120025307A1 (en) * 2010-07-29 2012-02-02 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device and semiconductor device
CN102347339A (zh) * 2010-07-21 2012-02-08 索尼公司 半导体装置、固态成像装置及其制造方法以及电子设备

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8674441B2 (en) * 2012-07-09 2014-03-18 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030017710A1 (en) * 2001-07-19 2003-01-23 Chartered Semiconductor Manufacturing Ltd. Method to improve latchup by forming selective sloped staircase STI structure to use in the I/0 or latchup sensitive area
US20050130409A1 (en) * 2003-07-31 2005-06-16 Varghese Ronnie P. Controlled dry etch of a film
US20100270616A1 (en) * 2009-04-24 2010-10-28 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
CN102347339A (zh) * 2010-07-21 2012-02-08 索尼公司 半导体装置、固态成像装置及其制造方法以及电子设备
US20120025307A1 (en) * 2010-07-29 2012-02-02 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device and semiconductor device

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107293491A (zh) * 2016-04-12 2017-10-24 北大方正集团有限公司 Vdmos器件的制作方法
CN106920842A (zh) * 2017-05-11 2017-07-04 电子科技大学 一种具有载流子存储层的槽型soi ligbt
CN106920842B (zh) * 2017-05-11 2023-03-28 电子科技大学 一种具有载流子存储层的槽型soi ligbt
CN107546274A (zh) * 2017-08-22 2018-01-05 电子科技大学 一种具有阶梯型沟槽的ldmos器件
CN107546274B (zh) * 2017-08-22 2020-01-17 电子科技大学 一种具有阶梯型沟槽的ldmos器件
CN107342321A (zh) * 2017-08-31 2017-11-10 电子科技大学 一种具有可控集电极槽的soi ligbt
CN107342321B (zh) * 2017-08-31 2023-03-31 电子科技大学 一种具有可控集电极槽的soi ligbt
CN107482058A (zh) * 2017-09-25 2017-12-15 电子科技大学 一种具有载流子存储层的薄soi ligbt器件
CN107482058B (zh) * 2017-09-25 2023-03-31 电子科技大学 一种具有载流子存储层的薄soi ligbt器件
CN110299398B (zh) * 2018-03-22 2022-04-19 联华电子股份有限公司 高电压晶体管及其制造方法
CN110299398A (zh) * 2018-03-22 2019-10-01 联华电子股份有限公司 高电压晶体管及其制造方法
CN110361811A (zh) * 2018-03-26 2019-10-22 台湾积体电路制造股份有限公司 形成光子器件的方法
CN111192919A (zh) * 2018-11-15 2020-05-22 长鑫存储技术有限公司 晶体管、半导体器件及晶体管的形成方法
CN111192919B (zh) * 2018-11-15 2024-05-17 长鑫存储技术有限公司 晶体管、半导体器件及晶体管的形成方法
CN109887998A (zh) * 2019-03-07 2019-06-14 电子科技大学 一种具有折叠槽栅的薄soi ligbt
CN111128962A (zh) * 2019-12-20 2020-05-08 华虹半导体(无锡)有限公司 Ldmos器件及其制作方法
CN111276532A (zh) * 2020-03-17 2020-06-12 合肥晶合集成电路有限公司 一种半导体器件及其制备方法
CN113921607A (zh) * 2021-12-13 2022-01-11 晶芯成(北京)科技有限公司 一种阶梯沟槽横向绝缘栅双极型晶体管结构及制造方法
CN116779537A (zh) * 2023-08-17 2023-09-19 合肥晶合集成电路股份有限公司 半导体结构的制作方法以及半导体结构
CN116779537B (zh) * 2023-08-17 2023-11-14 合肥晶合集成电路股份有限公司 半导体结构的制作方法以及半导体结构

Also Published As

Publication number Publication date
US20150076555A1 (en) 2015-03-19
US9142446B2 (en) 2015-09-22
CN104465379B (zh) 2017-06-13

Similar Documents

Publication Publication Date Title
CN104465379A (zh) 半导体器件及形成方法
US10074743B2 (en) Trench MOSFET shield poly contact
CN102769037B (zh) 减少表面电场的结构及横向扩散金氧半导体元件
CN101719495B (zh) 半导体器件及其制造方法
US9553184B2 (en) Edge termination for trench gate FET
CN105280711B (zh) 电荷补偿结构及用于其的制造
US8704292B2 (en) Vertical capacitive depletion field effect transistor
US9082843B2 (en) Semiconductor device with step-shaped edge termination, and method for manufacturing a semiconductor device
US9397213B2 (en) Trench gate FET with self-aligned source contact
US8736012B2 (en) Trenched semiconductor structure
CN104347420A (zh) Ldmos器件及其形成方法
TWI415173B (zh) 低米勒電容之超級接面功率電晶體製造方法
US8564059B2 (en) High-voltage vertical power component
US20150162439A1 (en) Semiconductor device including a transistor having a low doped drift region and method for the formation thereof
CN106033777A (zh) Ldmos器件及其形成方法
CN109065627A (zh) 一种具有多晶硅岛的ldmos器件
US8835935B2 (en) Trench MOS transistor having a trench doped region formed deeper than the trench gate
US8357972B2 (en) Semiconductor power device
KR102088181B1 (ko) 반도체 트랜지스터 및 그 제조 방법
CN112635331B (zh) 一种超级结功率器件的制备方法
GB2602637A (en) Semiconductor device and method for designing thereof
US8779545B2 (en) Semiconductor structure with dispersedly arranged active region trenches
CN102769028B (zh) 半导体结构及其制造方法
TW201338049A (zh) 溝渠式井區電場屏護功率金氧半場效電晶體結構及製程方法
CN107731732A (zh) 一种深沟槽隔离结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant