CN116471841A - 半导体结构及其制造方法 - Google Patents

Abstract

本公开实施例涉及一种半导体结构及其制造方法，半导体结构包括：衬底，包括第一掺杂区；第一隔离结构，第一隔离结构位于第一掺杂区内，且第一隔离结构的深度大于第一掺杂区的深度；第一栅极结构，第一栅极结构位于第一掺杂区的衬底表面，第一栅极结构横跨第一隔离结构，且第一栅极结构在衬底上的投影宽度大于第一隔离结构在衬底上的投影宽度；第二栅极结构，第二栅极结构位于衬底表面，第二栅极结构位于第一栅极结构的两侧。本公开实施例有利于缩小半导体器件的尺寸。

Description

半导体结构及其制造方法

技术领域

本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。

背景技术

一次性可编程(One Time Programmable，OTP)存储器是一种支持一次性编程的非易失性存储器，广泛应用于模拟电路、数字/SOC芯片、SRAM/DRAM存储器等领域。一次性反熔丝(Anti-fuse)可编程存储器为一次性可编程存储器的一种，在未编程状态下，反熔丝存储器由于绝缘介质层的存在，呈现高阻状态，编程过后，绝缘电介质层被击穿，呈现低阻状态，完成写入操作。

然而，随着集成电路技术的快速发展，集成电路中器件的密集度越来越高，半导体器件的尺寸不断减小以满足需求。因此，缩小一次性反熔丝可编程存储器的半导体器件的尺寸成了亟待解决的问题。

发明内容

本公开实施例提供一种半导体结构及其制造方法，至少有利于缩小半导体结构的尺寸。

本公开实施例提供一种半导体结构，包括：衬底，包括第一掺杂区；第一隔离结构，第一隔离结构位于第一掺杂区内，且第一隔离结构的深度大于第一掺杂区的深度；第一栅极结构，第一栅极结构位于第一掺杂区的衬底表面，第一栅极结构横跨第一隔离结构，且第一栅极结构在衬底上的投影宽度大于第一隔离结构在衬底上的投影宽度；第二栅极结构，第二栅极结构位于衬底表面，且第二栅极结构位于第一栅极结构的两侧。

在一些实施例中，第一隔离结构的中轴线与第一栅极结构的中轴线重合。

在一些实施例中，还包括：第二隔离结构，第二隔离结构位于第一栅极结构和第二栅极结构之间，第二隔离结构位于第一掺杂区内，且第二隔离结构的深度小于第一掺杂区的深度。

在一些实施例中，第二隔离结构在衬底上的投影宽度小于第一栅极结构和第二栅极结构之间的间距。

在一些实施例中，第一栅极结构包括第一侧墙结构，第一侧墙结构覆盖第一栅氧化层和第一栅极层的侧壁，第二栅极结构包括第二侧墙结构，第一侧墙结构和第二侧墙结构之间的间距小于或等于第二隔离结构的宽度。

在一些实施例中，还包括第二掺杂区，第二掺杂区位于衬底内，第二掺杂区位于第二栅极结构远离第一掺杂区的一侧。

在一些实施例中，第一掺杂区的离子掺杂类型和第二掺杂区的离子掺杂类型相同，且第一掺杂区的离子掺杂类型与衬底的离子掺杂类型相反。

在一些实施例中，第二隔离结构为第三掺杂区，第三掺杂区的离子掺杂类型与第一掺杂区的离子掺杂类型相反。

在一些实施例中，第三掺杂区的离子掺杂浓度大于第一掺杂区的离子掺杂浓度。

在一些实施例中，第一栅极结构包括：第一栅氧化层，第一栅氧化层横跨第一隔离结构，且第一栅氧化层在衬底上的正投影小于第一掺杂区在衬底上的正投影；第一栅极层，第一栅极层位于第一栅氧化层远离衬底的表面。

相应地，本公开实施例还提供一种半导体结构的制造方法，包括：提供衬底，衬底包括第一隔离结构；形成第一栅极结构于衬底表面，第一栅极结构横跨第一隔离结构，且第一栅极结构在衬底上的投影宽度大于第一隔离结构在衬底上的投影宽度；形成第二栅极结构于衬底表面上，第二栅极结构位于第一栅极结构的两侧；形成第一掺杂区于衬底内，第一隔离结构位于第一掺杂区内，第一隔离结构的深度大于第一掺杂区的深度，且第一栅极结构位于第一掺杂区的衬底表面上。

在一些实施例中，还包括：在衬底内形成第二掺杂区，第二掺杂区位于第二栅极结构远离第一掺杂区的一侧。

在一些实施例中，在形成第一栅极结构之前，还包括：在第一掺杂区的衬底内形成第二隔离结构，第二隔离结构位于第一栅极结构和第二栅极结构之间，且第二隔离结构的深度小于第一掺杂区的深度。

在一些实施例中，在形成第一掺杂区之后，还包括：在第一掺杂区的衬底内形成第二隔离结构，第二隔离结构位于第一栅极结构和第二栅极结构之间，且第二隔离结构的深度小于第一掺杂区的深度。

在一些实施例中，第二隔离结构为第三掺杂区，第三掺杂区的离子掺杂浓度大于第一掺杂区的离子掺杂浓度，第三掺杂区的离子掺杂类型与第一掺杂区的离子掺杂类型相反。

本公开实施例提供的半导体结构的技术方案中，半导体结构包括：衬底，包括第一掺杂区；第一隔离结构，第一隔离结构位于第一掺杂区内，且第一隔离结构的深度大于第一掺杂区的深度，也就是说，第一隔离结构将第一掺杂区隔离成分离的两个部分；第一栅极结构，第一栅极结构位于第一掺杂区的衬底表面，第一栅极结构横跨第一隔离结构，且第一栅极结构在衬底上的投影宽度大于第一隔离结构在衬底上的投影宽度，也就是说，第一栅极结构与第一隔离结构两侧的第一掺杂区相接触；第二栅极结构，第二栅极结构位于衬底表面，且第二栅极结构位于第一栅极结构的两侧，与第二栅极结构构成选择晶体管。本公开实施例中，通过在第一掺杂区上形成第一栅极结构，由此可以使得第一栅极结构两侧的第一掺杂区共用第一栅极结构，从而形成两个存储单元，由此可以减少半导体器件的尺寸。同时由于第一隔离结构的深度大于第一掺杂区的深度，由此实现这两个存储单元的单独控制。

同时在本公开实施例中，还在第一栅极结构和第二栅极结构之间设置第二隔离结构，第二隔离结构位于第一掺杂区内，因此在缩小第一栅极结构和第二栅极结构之间的间距时，在对第一栅极结构施加电压时，第二隔离结构可以防止高压对第二栅极结构的损伤。同时由于第二隔离结构的深度小于第一掺杂区的深度，因此不会阻挡载流子从第二掺杂区向第一掺杂区迁移，从而实现数据的写入或读取。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领缺普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例提供的半导体结构的一种剖视结构示意图；

图2为本公开一实施例提供的半导体结构的一种俯视结构示意图；

图3为本公开一实施例提供的半导体结构的另一种剖视结构示意图；

图4为本公开一实施例提供的半导体结构进行数据写入的原理示意图；

图5为本公开一实施例提供的半导体结构进行数据读取的原理示意图

图6为图1中的半导体结构对应的等效电路示意图；

图7为本公开一实施例提供的半导体结构的制造方法的流程示意图；

图8为本公开一实施例提供的半导体结构的制备方法中提供的衬底的步骤对应的结构示意图；

图9为本公开一实施例提供的半导体结构的制备方法中形成第一栅极的步骤对应的结构示意图；

图10为本公开一实施例提供的半导体结构的制备方法中形成第一掺杂区的步骤对应的结构示意图。

具体实施方式

本公开实施例提供一半导体结构，包括：衬底，包括第一掺杂区；第一隔离结构，第一隔离结构位于第一掺杂区内，且第一隔离结构的深度大于第一掺杂区的深度；第一栅极结构，第一栅极结构位于第一掺杂区的衬底表面，第一栅极结构横跨第一隔离结构，且第一栅极结构在衬底上的投影宽度大于第一隔离结构在衬底上的投影宽度；第二栅极结构，第二栅极结构位于衬底表面，第二栅极结构位于第一栅极结构的两侧。本公开实施例中，第一栅极结构横跨第一隔离结构，与第一隔离结构两侧的第一掺杂区相接触，相当于两个存储单元共用一个栅极，即，相当于在一个半导体结构中，构成两个半导体单元，进而可以缩小半导体器件的尺寸。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

图1为本公开一实施例提供的半导体结构的一种剖视结构示意图，图2为本公开一实施例提供的半导体结构的一种俯视结构示意图。

参考图1以及图2，半导体结构包括：衬底100，包括第一掺杂区110；第一隔离结构120，第一隔离结构120位于第一掺杂区110内，且第一隔离结构120的深度大于第一掺杂区110的深度；第一栅极结构130，第一栅极结构130位于第一掺杂区110的衬底100表面，第一栅极结构130横跨第一隔离结构120，且第一栅极结构130在衬底100上的投影宽度大于第一隔离结构120在衬底100上的投影宽度；第二栅极结构140，第二栅极结构140位于衬底100表面，第二栅极结构140位于第一栅极结构130的两侧。在一些实施例中，第一栅极结构130例如为反熔丝栅极结构，第二栅极结构140例如为选择栅极结构。两个第二栅极栅极结构140可以共用第一栅极结构130，由此可以减少半导体结构的尺寸。

参考图1以及图2，第一栅极结构130与第一隔离结构120两侧的第一掺杂区110相接触，使得第一栅极结构130与第一隔离结构120两侧的第一掺杂区110均构成存储单元，即相当于两个存储单元共用一个栅极。第二栅极结构140位于第一栅极结构130的两侧，如此，第一掺杂区110可作为源极或者漏极中的一者，与第二栅极结构140构成选择晶体管。每一存储单元与第一栅极结构130两侧的选择晶体管均构成一个半导体单元，也就是说，在一个半导体结构中，可以构成两个半导体单元，相较于一个半导体结构构成一个半导体单元而言，可以使得半导体单元的空间占比较小，进而缩小半导体器件的尺寸。

半导体结构可以为存储器，例如为DRAM(动态随机存储器，Dynamic RandomAccess Memory)、SRAM(静态随机存储器，Static Random-Access Memory)或者SDRAM(同步动态随机存储器，Synchronous Dynamic Random-Access Memory)。

参考图1，在一些实施例中，衬底100的材料为半导体材料。具体地，在一些实施例中，衬底100的材料为硅。在另一些实施例中，衬底100也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。

参考图1，第一隔离结构120的深度大于第一掺杂区110的深度，如此，第一隔离结构120可以将第一掺杂区110隔离成相互分立的两部分，从而使得第一栅极结构130分别与相互分立的第一掺杂区110相接触，形成分立的两个存储单元。当对其中一个存储单元施加高电压时，由于第一隔离结构120的存在，使得剩余的另一个存储单元不会被击穿，从而可以实现两个存储单元共用同一栅极，即在同一半导体结构中形成两个半导体单元，进而减小半导体器件的尺寸。

参考图1，在一些实施例中，第一隔离结构120的中轴线与第一栅极结构130的中轴线重合。也就是说，第一隔离结构120将第一栅极结构130分隔成面积相等的两部分，从而使得选择晶体管(第二栅极结构140)被打开，使得位于第一隔离结构120两端的栅氧化层被击穿的电压保持一致。同时由于第一隔离结构120将第一掺杂区110隔离成两个相等的区域，因此使得电子在两个区域内的传输路径的长短接近或者基本相同。

如此，使得位于同一个半导体结构中的第一栅极结构130与两侧的第一掺杂区110构成两个存储单元时，两个存储单元的性能接近甚至相同，例如，存储单元的数据写入以及读出速率接近或者相同。当将该半导体结构制备成存储器时，使得存储器中各部分电路的数据写入以及读出速率较为均衡，从而有利于改善存储器的性能。

参考图1，在一些实施例中，第一栅极结构130包括：第一栅氧化层131，第一栅氧化层131横跨第一隔离结构120，且第一栅氧化层131在衬底100上的正投影小于第一掺杂区110在衬底100上的正投影；第一栅极层132，第一栅极层132位于第一栅氧化层131远离衬底100的表面。第一栅氧化层131用于将第一栅极层132与衬底100中的第一掺杂区110隔离开来，并且，第一栅氧化层131的两端还与第一掺杂区110接触，由此可以单独击穿位于第一掺杂区110一端的第一栅氧化层131，由此实现单独控制两个存储单元。当然，在一些实施例中，还可以同时击穿位于第一掺杂区110两端的第一栅氧化层131，从而实现同时控制两个存储单元。

参考图1，在一些实施例中，由于第一栅氧化层131在衬底110的正投影小于第一掺杂区110在衬底110上的正投影，也就是说第一栅氧化层131的宽度小于第一掺杂区110的宽度，由此可以缩小半导体结构的尺寸。如果第一栅氧化层131的宽度大于第一掺杂区110的宽度，因此部分第一栅氧化层131会与衬底100接触。由于衬底100接地，也就是说衬底100处于低压状态，因此当在第一栅极结构130上施加较高电压时，就有可能击穿与衬底100直接接触的第一栅氧化层131，因此在未打开第二栅极结构140之前，第一栅氧化层131已经被击穿，由此会降低该半导体结构的性能。

在一些实施例中，第一栅氧化层131在衬底100表面的正投影可以大于第一栅极层132在衬底100表面的正投影，如此，第一栅氧化层131可以对第一掺杂区110的衬底100表面进行保护，避免在制造工艺过程中对第一掺杂区110表面造成工艺损伤，从而有利于改善半导体结构的电学性能。在另一些实施例中，第一栅氧化层131在衬底100表面的正投影也可以与第一栅极层132在衬底100表面的正投影相同。具体地，在一些实施例中，第一栅氧化层131的材料可以包括氧化硅、氮化硅或者氮氧化硅中的至少一种。

参考图1，在一些实施例中，第一栅极层132的材料可以为半导体材料或者金属，其中，半导体材料可以为多晶硅，金属材料可以为钨、铜或者铝中的任一种。

参考图1，第二栅极结构140位于第一栅极结构130的两侧，如此，第一掺杂区110可以作为漏极或者源极中的任一者，与第二栅极结构140结构共同构成选择晶体管。在反熔丝编程期间，在第二栅极结构140上施加电压以导通选择晶体管，即，在第二栅极结构140下方的衬底100中形成导电沟道，同时，将编程电压施加到第一栅极结构130，以使第二栅极结构140下方的导电沟道中的载流子通过第一栅极结构130下方的第一掺杂区110，并击穿第一栅极结构130的第一栅氧化层131，从而完成数据的写入。

参考图1，在一些实施例中，第二栅极结构140可以包括沿远离衬底100方向依次堆叠的第二栅氧化层141、第二栅极层142。在一些实施例中，第二栅氧化层141的材料可以包括氧化硅、氮化硅或者氮氧化硅中的至少一种；第二栅极层142的材料可以为半导体材料或者金属，其中，半导体材料可以为多晶硅，金属材料可以为钨、铜或者铝中的任一种。

参考图1，相较于施加于第二栅极结构140上以导通选择晶体管的电压而言，对第一栅极结构130施加的编程电压较大，因此，若第一栅极结构130与第二栅极结构140之间的距离过近，即选择晶体管与存储单元之间的距离过近，使得存储单元的第一栅氧化层131在被高压击穿的过程中会造成选择晶体管的性能退化，进而影响电路的可靠性。因此，在一些实施例中，还可以包括：第二隔离结构150，第二隔离结构150位于第一栅极结构130和第二栅极结构140之间，第二隔离结构150位于第一掺杂区110内，且第二隔离结构150的深度小于第一掺杂区110的深度，如此，使得第一掺杂区110仍然可以作为选择晶体管的源极或者漏极中的任一者。相较于第一栅极结构130与第二栅极结构140之间不设置第二隔离结构150而言，设置第二隔离结构150位于第一栅极结构130与第二栅极结构140之间，相当于在垂直于衬底100表面的方向上增加了第一栅极结构130与第二栅极结构140之间的间距，即增加了选择晶体管与存储单元之间的距离，从而可以改善因选择晶体管与存储单元之间的距离过近而导致存储单元被高压写入时对选择晶体管造成的损伤。同时，在沿第一栅极结构130指向第二栅极结构140的方向上，选择晶体管与存储单元之间距离较近，有利于缩小半导体器件的尺寸。

参考图1，在一些实施例中，第二隔离结构150在衬底100上的投影宽度小于第一栅极结构130和第二栅极结构140之间的间距，也就是说，第二隔离结构150的宽度小于第一栅极结构130和第二栅极结构140之间的间距。由于第二隔离结构150位于第一栅极结构130以及第二栅极结构140之间的第一掺杂区110内，设置第二隔离结构150的宽度较小，使得位于第一栅极结构130以及第二栅极结构140之间第一掺杂区110的面积较大，从而使得该处的第一掺杂区110中的掺杂离子浓度较大，有利于载流子的传输，从而可以保持选择晶体管较好的性能，进而可以避免由于第二隔离结构150的宽度较大而可能使得第一栅极结构130与第二栅极结构140之间无法形成导电通道的问题。

参考图1，在一些实施例中，第一栅极结构130可以包括第一侧墙结构133，第二栅极结构140可以包括第二侧墙结构143，在一些实施例中，第一侧墙结构133覆盖第一栅氧化层131和第一栅极层132的侧壁，第一侧墙结构133和第二侧墙结构143之间的间距可以小于第二隔离结构150的宽度。第一侧墙结构133以及第二侧墙结构143分别用于对第一栅极结构130和第二栅极结构140进行保护，第一侧墙结构133和第二侧墙结构143之间的间距小于第二隔离结构150的宽度，有利于在水平方向上进一步减小第一栅极结构130以及第二栅极结构140之间的间距，从而可以进一步实现半导体结构的尺寸较小。另一方面，第二隔离结构150的宽度相对较大，从而使得在垂直于衬底100表面方向上，即竖直方向上，第一栅极结构130以及第二栅极结构140之间的距离较大，可以改善因选择晶体管与存储单元之间的距离过近而导致存储单元被高压写入时对选择晶体管造成的损伤。

参考图3，图3为本公开一实施例提供的半导体结构的另一种剖视结构示意图，在另一些实施例中，第一栅极结构130可以包括第一侧墙结构133，第二栅极结构140可以包括第二侧墙结构143，在一些实施例中，第一侧墙结构133覆盖第一栅氧化层131和第一栅极层132的侧壁，第一侧墙结构133和第二侧墙结构143之间的间距也可以等于第二隔离结构150的宽度。在又一些实施例中，第一侧墙结构133和第二侧墙结构143之间的间距也可以大于第二隔离结构150的宽度。在一些实施例中，第一侧墙结构133以及第二侧墙结构143的材料可以为氧化硅或者氮化硅中的任一者。

继续参考图1以及图2，在一些实施例中，还可以包括第二掺杂区160，第二掺杂区160位于衬底100内，第二掺杂区160位于第二栅极结构140远离第一掺杂区110的一侧。第二掺杂区160可以作为选择晶体管的另一个源极或者漏极，当对第二栅极结构140施加电压时，可以在第二掺杂区160以及第一掺杂区110之间形成导电沟道，以导通第一掺杂区110以及第二掺杂区160，以使载流子从第二掺杂区160传输至第一掺杂区110。

参考图1以及图2，在一些实施例中，还可以包括位线结构170，位线结构170位于第二掺杂区160的衬底100表面。在一些实施例中，位线结构170可以包括沿远离衬底100方向依次堆叠的阻挡层171、导电层172以及绝缘层173。阻挡层171用于防止导电层172与第二掺杂区160之间的相互扩散，绝缘层173用于隔离导电层172与半导体结构中的其它导电器件。具体地，在一些实施例中，位于第一掺杂区110两侧的第二掺杂区160可以分别连接不同的位线结构170，如此，可以分别读出两个存储单元的数据。当然，在一些实施例中，位于第一掺杂区110两侧的第二掺杂区160还可以连接同一位线结构170，从而实现同时控制两个存储单元。

在一些实施例中，第一掺杂区110的离子掺杂类型和第二掺杂区160的离子掺杂类型相同，且第一掺杂区110的离子掺杂类型与衬底100的离子掺杂类型相反，如此，第一掺杂区110以及第二掺杂区160与衬底100可以分别形成PN结。具体地，在一些实施例中，第一掺杂区110以及第二掺杂区160可以掺杂N型离子，衬底100可以掺杂P型离子。在另一些实施例中，第一掺杂区110以及第二掺杂区160也可以掺杂P型离子，衬底100可以掺杂N型离子。在一些实施例中，N型离子可以为砷离子、磷离子或者锑离子中的至少一种，P型离子可以为硼离子、铟离子或者镓离子中的至少一种。

在一些实施例中，第二隔离结构150可以为第三掺杂区，第三掺杂区的离子掺杂类型与第一掺杂区110的离子掺杂类型相反。也就是说，第三掺杂区中的离子类型与第二掺杂区160的离子类型相反，因此，当第二栅极结构140下方的导电沟道导通时，在导电沟道中传输的载流子类型与第三掺杂区中的离子类型相反，从而第二栅极结构140下方传输的载流子不会进入第三掺杂区中，使得第三掺杂区起到隔离的作用。在一些实施例中，第三掺杂区的例子掺杂类型可以是P型，第一掺杂区110的离子掺杂类型可以是N型。在另一些实施例中，第三掺杂区的例子掺杂类型可以是N型，第一掺杂区110的离子掺杂类型可以是P型。

在一些实施例中，第三掺杂区的离子掺杂浓度大于第一掺杂区110的离子掺杂浓度，如此可以更好地阻挡载流子进入第二隔离结构150，从而使得第二隔离结构150具有较好的隔离效果。

在另一些实施例中，第二隔离结构150也可以不掺杂离子，例如第一隔离结构120与第二隔离结构150可以均为浅沟槽隔离结构。其中，第一隔离结构120以及第二隔离结构150中填充的材料可以包括氧化硅、氮化硅、碳氮化硅或者碳氮氧化硅中的至少一种。可以理解的是，第一隔离结构120设置为不掺杂离子的隔离结构，这是因为由于衬底接地，当在第一栅极结构130上施加电压时，若第一隔离结构120为离子掺杂区，第一栅极结构130和第一隔离结构120之间将会形成高压差，从而可能会击穿第一栅极结构130底部的第一栅氧化层131，这样就无法对第一栅极结构130的第一栅氧化层131进行选择性击穿，从而无法实现对两个存储单元分别进行数据的存取。因此，本公开实施例设置第一隔离结构120为不掺杂离子的隔离结构，且第一隔离结构120的深度大于第一掺杂区120的深度，使得第一栅极结构130分别与第一掺杂区构成两个存储单元。图4为本公开一实施例提供的半导体结构进行数据写入的原理示意图，图5为本公开一实施例提供的半导体结构进行数据读取的原理示意图，图6为图1中的半导体结构对应的等效电路示意图。参考图4以及图5，以半导体结构中的其中一个选择晶体管所处的位置为左侧，半导体结构中另一个选择晶体管所处的位置为右侧。在反熔丝编程期间，在左侧的第二栅极结构140上施加电压以导通左侧的选择晶体管，即，在左侧第二栅极结构140下方的衬底100中形成导电沟道，同时，将编程电压施加到第一栅极结构130，以使左侧第二栅极结构140下方的导电沟道中的载流子通过第一栅极结构130下方的第一掺杂区110，并击穿第一隔离结构120左侧的第一栅氧化层131，从而完成数据的写入。此时，由于未导通右侧的选择晶体管，因此，第一隔离结构120右侧的第一栅氧化层131将不会被击穿，从而实现对半导体结构中的两个存储单元分别进行数据写入。当然，在一些实施例中，还可以同时击穿第一隔离结构120两侧的第一栅氧化层131，由此实现对半导体结构中的两个存储单元同时进行数据写入。

参考图6，存储电路包括：两个存储单元10，两个存储单元10的栅极电连接；两个选择晶体管20，选择晶体管20的源极或者漏极与其中一存储单元10的一端电连接。选择晶体管20的栅极与字线相连，选择晶体管20的源极或者漏极的其中一者与位线相连，选择晶体管20的源极或者漏极的另一者与存储单元10的一端电连接。在一些实施例中，存储单元10可以包括第一存储单元11以及第二存储单元12，选择晶体管20可以包括与第一存储单元11电连接的第一选择晶体管21，与第二存储单元12电连接的第二选择晶体管22。

参考图4以及图6，在一些实施例中，对存储电路中的第一存储单元11进行数据写入的过程可以为：对第一选择晶体管21的字线施加电压，以导通第一选择晶体管21，例如可以施加3V的电压。在第一存储单元11上施加高电压，在位线170上施加低电压(例如接地)，从而使得第一存储单元11与位线之间形成高压差，该高压差使得第一存储单元11的第一栅极氧化层131(第一隔离结构120左侧的第一栅氧化层131)被击穿，在第一存储单元11与漏极(第一隔离结构120左侧的第一掺杂区110)之间形成低阻通路，从而形成数据的写入。在一些实施例中，当在右侧的位线170上施加较低的电压时，还可以击穿位于第一隔离结构120右侧的第一栅氧化层131，从而实现对第二存储单元12进行数据写入。当然，还可以同时击穿第一隔离结构120两侧的第一栅氧化层131，从而实现同时对第一存储单元11和第二存储单元12进行数据写入。

参考图5以及图6，对存储电路中的第一存储单元11进行数据读取的过程可以为：由于第一存储单元11的第一栅极氧化层131已经被击穿，形成了低阻态。当在第一存储单元11上施加电压时，相当于在第一存储单元11的漏极(第一隔离结构120左侧的第一掺杂区110)上施加了读取电压，当在第一选择晶体管22上施加电压时，在源极(第二掺杂区160)和漏极之间形成了通路，因此可以在第一存储单元11上施加低电压，同时实时较大电流通过通路，从而实现数据的读取。在一些实施例中，还可以对第二存储单元12进行数据读取，还可以同时对第一存储单元11和第二存储单元12进行数据读取。

上述实施例提供的半导体结构中，在衬底100的第一掺杂区110设置第一隔离结构120，且第一隔离结构120的深度大于第一掺杂区110的深度，也就是说，第一隔离结构120将第一掺杂区110隔离成分离的两个部分；第一栅极结构130位于第一掺杂区110的衬底100表面，第一栅极结构130横跨第一隔离结构120，且第一栅极结构130在衬底100上的投影宽度大于第一隔离结构120在衬底100上的投影宽度，也就是说，第一栅极结构130与第一隔离结构120两侧的第一掺杂区110相接触，且第一栅极结构130与第一隔离结构120两侧的第一掺杂区110均构成存储单元；第二栅极结构140位于衬底100表面，且第二栅极结构140位于第一栅极结构130的两侧，如此，第一掺杂区110可作为源极或者漏极中的一者，与第二栅极结构140构成选择晶体管。本公开实施例中，第一栅极结构130横跨第一隔离结构120，与第一隔离结构120两侧的第一掺杂区110相接触，相当于两个存储单元共用一个栅极，即，相当于在一个半导体结构中，构成两个半导体单元，从而可以缩小半导体器件的尺寸。

相应地，本公开另一实施例提供一种半导体结构的制备方法，该半导体结构的制备方法可以形成上一实施例提供的半导体结构，以下将结合附图对本发明另一实施例提供的半导体结构的制备方法进行详细说明。

图7至图10为本公开另一实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。

图7为本公开一实施例提供的半导体结构的制造方法的流程示意图，图8为本公开一实施例提供的半导体结构的制备方法中提供的衬底的步骤对应的结构示意图，参考图7以及图8，提供衬底100，衬底100包括第一隔离结构120。在一些实施例中，衬底100的材料为半导体材料。具体地，在一些实施例中，衬底100的材料为硅。在另一些实施例中，衬底100也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。

参考图8，第一隔离结构120可以将后续在衬底100内形成的第一掺杂区110隔离成相互分立的两部分，从而使得后续形成的第一栅极结构130分别与相互分立的第一掺杂区110相接触，形成分立的两个存储单元。在一些实施例中，第一隔离结构120可以是浅沟槽隔离结构，形成第一隔离结构120的方法可以包括：对衬底100表面进行图形化处理，用于定义第一隔离结构120的开口位置；对图形化的衬底100表面进行刻蚀工艺，以在衬底100内形成设定深度的第一沟槽；在第一沟槽中沉积隔离材料，形成第一隔离结构120。在一些实施例中，隔离材料可以包括：氧化硅、氮化硅、碳氮化硅或者碳氮氧化硅中的至少一种。

在一些实施例中，可以在形成第一栅极结构之前，形成第二隔离结构150，即在形成第一隔离结构120的同时，还可以在衬底100内形成第二隔离结构150，此时，由于衬底100表面还未形成第一栅极结构130，为形成第二隔离结构150提供了较大的工艺操作空间，并且较容易控制形成的第二隔离结构150的宽度，有利于提高形成第二隔离结构150的效率。第二隔离结构150位于第一隔离结构120的两侧，如此，当后续在衬底100中形成第二掺杂区时，第二隔离结构150位于第二掺杂区中，可以在竖直方向上增加后续在衬底100表面形成的第一栅极结构130以及第二栅极结构140之间的间距，改善因第一栅极结构130与第二栅极结构140之间的距离过近而导致第一栅极结构130被高压写入时对第二栅极结构140造成的损伤。

在一些实施例中，形成第二隔离结构150的方法可以包括：对衬底100表面进行图形化处理，用于定义第二隔离结构150的开口位置；对图形化的衬底100表面进行刻蚀工艺，以在衬底100内形成设定深度的第二沟槽；在第二沟槽中沉积隔离材料，形成第一隔离结构120。

图9为本公开一实施例提供的半导体结构的制备方法中形成第一栅极的步骤对应的结构示意图，参考图7以及图9，形成第一栅极结构130于衬底100表面，第一栅极结构130横跨第一隔离结构120，且第一栅极结构130在衬底100上的投影宽度大于第一隔离结构120在衬底100上的投影宽度。

参考图9，第一隔离结构120将第一栅极结构130分隔成第一部分以及第二部分，如此，当对第一部分的第一栅极结构130施加编程电压以击穿第一部分的第一栅极结构130的第一栅氧化层131时，可以使得第二部分的第一栅极结构130中的第一栅氧化层131不被击穿，从而可以实现对第一栅极结构130的第一部分以及第二部分分别击穿，即分别进行数据的写入。

参考图9，在一些实施例中，形成的第一栅极结构130可以包括：沿远离衬底100方向依次堆叠设置的第一栅氧化层131、第一栅极层132。第一栅氧化层131用于将第一栅极层132与衬底100中的第一掺杂区110隔离开来。在一些实施例中，第一栅极结构130还可以包括：第一侧墙结构133，第一侧墙结构133覆盖第一栅氧化层131和第一栅极层132的侧壁，第一侧墙结构133用于保护第一栅极层132以及第一栅氧化层131。在一些实施例中，形成第一栅极结构130的方法可以包括：采用沉积工艺在衬底100表面形成依次堆叠的第一栅氧化层131以及第一栅极层132；采用沉积工艺在第一栅氧化层131以及第一栅极层132侧壁形成第一侧墙结构133。具体地，在一些实施例中，沉积工艺可以包括：化学气相沉积、物理气相沉积、原子层沉积、或者金属有机化合物化学气相沉淀中的任一者。在一些实施例中，第一栅氧化层131的材料可以包括氧化硅、氮化硅或者氮氧化硅中的至少一种；第一栅极层132的材料可以未为半导体材料或者金属，其中，半导体材料可以为多晶硅，金属材料可以为钨、铜或者铝中的任一种；第一侧墙结构133的材料可以为氧化硅或者氮化硅中的任一者。

参考图9，在一些实施例中，在形成第一栅极结构130的同时，可以形成第二栅极结构140于衬底100表面上，第二栅极结构140位于第一栅极结构130的两侧，如此，后续在第一隔离结构120两侧形成的第一掺杂区110可以作为栅极或者源极中的任一者，与第二栅极结构140结构共同构成选择晶体管，第一栅极结构130与后续在第一隔离结构120两侧形成的第一掺杂区110均构成存储单元。一个选择晶体管与一个存储单元构成一个半导体单元，本公开实施例相当于在一个半导体结构中形成了两个半导体单元，从而减小了半导体器件的尺寸。在一些实施例中，第二栅极结构140可以与第一栅极结构130相同，形成第二栅极结构140的方法也可以与形成第一栅极结构130的方法相同，因此，可以在同一步骤中，同时形成第一栅极结构130以及第二栅极结构140，有利于简化工艺流程。

图10为本公开一实施例提供的半导体结构的制备方法中形成第一掺杂区的步骤对应的结构示意图，参考图7以及图10，形成第一掺杂区110于衬底100内，第一隔离结构120位于第一掺杂区110内，第一隔离结构120的深度大于第一掺杂区110的深度，且第一栅极结构130位于第一掺杂区110的衬底100表面上。

参考图10，第一隔离结构120的深度大于第一掺杂区110的深度，如此，可以使第一隔离结构120将第一掺杂区110分隔开，形成两个分立的第一掺杂区110。在一些实施例中，第一掺杂区110掺杂有N型离子或者P型离子中的任一者，其中，N型离子可以为砷离子、磷离子或者锑离子中的至少一种，P型离子可以为硼离子、铟离子或者镓离子中的至少一种。在一些实施例中，可以采用对衬底100表面进行垂直注入以及倾斜注入相结合的方式，将离子注入进衬底100内，以形成第一掺杂区110，采用这种方式，使得离子注入的效率较高。

在一些实施例中，形成的第二隔离结构150位于第一掺杂区110中，且第二隔离结构150的深度小于第一掺杂区110的深度。如此，使得第一掺杂区110可以作为源极或者漏极中的任一者，与第二栅极结构140构成选择晶体管。同时，在垂直于衬底100表面的方向上增加了第一栅极结构130与第二栅极结构140之间的间距，即增加了选择晶体管与存储单元之间的距离，从而可以改善因选择晶体管与存储单元之间的距离过近而导致存储单元被高压写入时对选择晶体管造成的损伤。此外，在沿第一栅极结构130指向第二栅极结构140的方向上，选择晶体管与存储单元之间距离较近，有利于缩小半导体器件的尺寸。

值得注意的是，在一些实施例中，可以在形成第一隔离结构的同时，形成第二隔离结构。在另一些实施例中，也可以在形成第一掺杂区110之后，形成第二隔离结构150，即在形成第一栅极结构130以及第二栅极结构140之后，形成第二隔离结构150，此时，可以利用第一栅极结构130以及第二栅极结构140做掩膜，以在第一栅极结构130以及第二栅极结构140之间形成第二隔离结构150。

参考图10，在一些实施例中，第二隔离结构150可以为第三掺杂区，第三掺杂区的离子掺杂浓度大于第一掺杂区110的离子掺杂浓度，第三掺杂区的离子掺杂类型与第一掺杂区110的离子掺杂类型相反。如此，当第二栅极结构140下方的导电沟道导通时，由于在导电沟道中传输的载流子类型与第三掺杂区中的离子类型相反，从而第二栅极结构140下方传输的载流子不会进入第三掺杂区中，进而使得第三掺杂区起到隔离的作用，如此，使得第三掺杂区可以更好地阻挡载流子进入第二隔离结构150，从而使得第二隔离结构150具有较好的隔离效果。

参考图10，可以理解的是，在另一些实施例中，第二隔离结构150也可以不掺杂离子，例如第一隔离结构120与第二隔离结构150可以均为浅沟槽隔离结构。

参考图10，在一些实施例中，还包括：在衬底100内形成第二掺杂区160，第二掺杂区160位于第二栅极结构140远离第一掺杂区110的一侧。在一些实施例中，第一掺杂区110以及第二掺杂区160可以作为源极以及漏极，与第二栅极结构140构成选择晶体管。当对第二栅极结构140施加电压时，可以在第二掺杂区160以及第一掺杂区110之间形成导电沟道，以导通第一掺杂区110以及第二掺杂区160，以使载流子从第二掺杂区160传输至第一掺杂区110。在一些实施例中，第二掺杂区160可以掺杂与第一掺杂区110相同类型的离子。具体地，在一些实施例中，可以采用与形成第一掺杂区110相同的工艺步骤形成第二掺杂区160，因此，可以在同一工艺步骤中，形成第一掺杂区110以及第二掺杂区160，有利于提高制备工艺的效率。

参考图7以及图1，在一些实施例中，还包括，在第二掺杂区160的衬底100表面形成位线结构170，在一些实施例中，位线结构170可以包括沿远离衬底100方向依次堆叠的阻挡层171、导电层172以及绝缘层173。在一些实施例中，导电层172可以是金属材料，例如可以是钨、铜或者铝中的任一种，在另一些实施例中，导电层172也可以是半导体材料，例如可以是多晶硅。阻挡层171用于防止导电层172与第二掺杂区160之间的相互扩散，阻挡层171的材料可以是氮化钛，绝缘层173用于隔离导电层172与半导体结构中的其它导电器件，绝缘层173的材料可以是氧化硅或者氮化硅中的任一种。

上述实施例提供的半导体结构的制造方法中，衬底100包括第一隔离结构120，形成第一栅极结构130于衬底100表面，第一栅极结构130横跨第一隔离结构120，且第一栅极结构130在衬底100上的投影宽度大于第一隔离结构120在衬底100上的投影宽度，也就是说，第一隔离结构120将第一栅极结构30分隔成第一部分以及第二部分；形成第二栅极结构140于衬底100表面上，第二栅极结构140位于第一栅极结构130的两侧；形成第一掺杂区110于衬底100内，第一隔离结构120位于第一掺杂区110内，第一隔离结构120的深度大于第一掺杂区110的深度，且第一栅极结构130位于第一掺杂区110的衬底100表面上，如此，第一掺杂区110可作为源极或者漏极中的一者，与第二栅极结构140构成选择晶体管，且第一栅极结构130的第一部分以及第二部分分别与第一掺杂区110相接触，构成两个存储单元，相当于两个存储单元共用一个栅极。每一存储单元又与选择晶体管均构成一个半导体单元，相当于在一个半导体结构中，构成两个半导体单元，进而缩小半导体器件的尺寸。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：

衬底，包括第一掺杂区；

第一隔离结构，所述第一隔离结构位于所述第一掺杂区内，且所述第一隔离结构的深度大于所述第一掺杂区的深度；

第一栅极结构，所述第一栅极结构位于所述第一掺杂区的衬底表面，所述第一栅极结构横跨所述第一隔离结构，且所述第一栅极结构在所述衬底上的投影宽度大于所述第一隔离结构在所述衬底上的投影宽度；

第二栅极结构，所述第二栅极结构位于所述衬底表面，所述第二栅极结构位于所述第一栅极结构的两侧。

2.根据权利要求1所述的半导体结构，其特征在于，所述第一隔离结构的中轴线与所述第一栅极结构的中轴线重合。

3.根据权利要求1所述的半导体结构，其特征在于，还包括：第二隔离结构，所述第二隔离结构位于所述第一栅极结构和所述第二栅极结构之间，所述第二隔离结构位于所述第一掺杂区内，且所述第二隔离结构的深度小于所述第一掺杂区的深度。

4.根据权利要求3所述的半导体结构，其特征在于，所述第二隔离结构在所述衬底上的投影宽度小于所述第一栅极结构和所述第二栅极结构之间的间距。

5.根据权利要求3所述的半导体结构，其特征在于，所述第一栅极结构包括第一侧墙结构，所述第二栅极结构包括第二侧墙结构，所述第一侧墙结构和所述第二侧墙结构之间的间距小于或等于所述第二隔离结构的宽度。

6.根据权利要求1所述的半导体结构，其特征在于，还包括第二掺杂区，所述第二掺杂区位于所述衬底内，所述第二掺杂区位于所述第二栅极结构远离所述第一掺杂区的一侧。

7.根据权利要求6所述的半导体结构，其特征在于，所述第一掺杂区的离子掺杂类型和所述第二掺杂区的离子掺杂类型相同，且所述第一掺杂区的离子掺杂类型与所述衬底的离子掺杂类型相反。

8.根据权利要求3所述的半导体结构，其特征在于，所述第二隔离结构为第三掺杂区，所述第三掺杂区的离子掺杂类型与所述第一掺杂区的离子掺杂类型相反。

9.根据权利要求8所述的半导体结构，其特征在于，所述第三掺杂区的离子掺杂浓度大于所述第一掺杂区的离子掺杂浓度。

10.根据权利要求1所述的半导体结构，其特征在于：所述第一栅极结构包括：

第一栅氧化层，所述第一栅氧化层横跨所述第一隔离结构，且所述第一栅氧化层在所述衬底上的正投影小于所述第一掺杂区在所述衬底上的正投影；

第一栅极层，所述第一栅极层位于所述第一栅氧化层远离所述衬底的表面。

11.一种半导体结构的制造方法，其特征在于，包括：

提供衬底，所述衬底包括第一隔离结构；

形成第一栅极结构于所述衬底表面，所述第一栅极结构横跨所述第一隔离结构，且所述第一栅极结构在所述衬底上的投影宽度大于所述第一隔离结构在所述衬底上的投影宽度；

形成第二栅极结构于所述衬底表面上，所述第二栅极结构位于所述第一栅极结构的两侧；

形成第一掺杂区于所述衬底内，所述第一隔离结构位于所述第一掺杂区内，所述第一隔离结构的深度大于所述第一掺杂区的深度，且所述第一栅极结构位于所述第一掺杂区的所述衬底表面上。

12.根据权利要求11所述的半导体结构的制造方法，其特征在于，还包括：在所述衬底内形成第二掺杂区，所述第二掺杂区位于所述第二栅极结构远离所述第一掺杂区的一侧。

13.根据权利要求11所述的半导体结构的制造方法，其特征在于，在形成所述第一栅极结构之前，还包括：在所述第一掺杂区的衬底内形成第二隔离结构，所述第二隔离结构位于所述第一栅极结构和所述第二栅极结构之间，且所述第二隔离结构的深度小于所述第一掺杂区的深度。

14.根据权利要求11所述的半导体结构的制造方法，其特征在于，在形成所述第一掺杂区之后，还包括：在所述第一掺杂区的衬底内形成第二隔离结构，所述第二隔离结构位于所述第一栅极结构和所述第二栅极结构之间，且所述第二隔离结构的深度小于所述第一掺杂区的深度。

15.根据权利要求14所述的半导体结构的制造方法，其特征在于，所述第二隔离结构为第三掺杂区，所述第三掺杂区的离子掺杂浓度大于所述第一掺杂区的离子掺杂浓度，所述第三掺杂区的离子掺杂类型与所述第一掺杂区的离子掺杂类型相反。