CN114743981A - 非易失性高速fpga的存储模块、器件及soi工艺实现方法 - Google Patents

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CN114743981A CN202210378272.XA CN202210378272A CN114743981A CN 114743981 A CN114743981 A CN 114743981A CN 202210378272 A CN202210378272 A CN 202210378272A CN 114743981 A CN114743981 A CN 114743981A
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吴建伟
李燕妃
王印权
谢儒彬
崔青
唐登轩
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Abstract

本发明涉及集成电路半导体技术领域，具体涉及一种非易失性高速FPGA的存储模块、器件及其SOI工艺实现方法，包括P型衬底、埋氧化层、STI隔离区、隧穿介质层、电荷存储层、阻挡介质层、第一栅氧化层、第一N型重掺杂区、第二N型重掺杂区、逻辑重掺杂区、P型体区、逻辑体区、P型体接触区、多晶硅栅电极、体接触金属和体接触孔；所述FPGA器件器件集成在SOI衬底上，其结构包括SONOS存储模块、低压开关管和逻辑模块；存储模块采用双SONOS非易失性存储单元，存储单元之间共用第一N型重掺杂区，同时存储模块采用P型体接触区隔离而非STI隔离，大大地减小了芯片面积，提高FPGA的集成度，降低工艺成本。

Description

非易失性高速FPGA的存储模块、器件及SOI工艺实现方法
技术领域
本发明涉及集成电路半导体技术领域，具体涉及一种非易失性高速FPGA的存储模块、器件及其SOI工艺实现方法。
背景技术
伴随着半导体工艺技术的进步，现场可编程门阵列(Field Programmable GateArray，FPGA)的设计技术取得了飞跃性突破。电荷存储单元构成存储阵列是FPGA设计中最为核心的部分，必须要充分考虑到工艺、版图面积尺寸、宽长比、读取速度、擦写电流等多方面的因素。采用不同类型的存储单元实现可编程功能对FPGA器件的结构和性能有着重要的影响。目前，市场上常用的编程技术，主要包括SRAM编程技术、反熔丝编成技术和flash编程技术。虽然基于SRAM编程技术的FPGA工作速度快，但其功耗大，而且断电后SRAM存储的信息会丢失。浮栅技术是flash FPGA的主流技术，基于浮栅技术，Actel公司已经开发完成了3代flash架构的FPGA产品：ProASIC、ProASIC_Plus和ProASIC3。
然而，浮栅结构的FPGA本身存在着局限性：第一，浮栅结构需要特殊的半导体工艺，不易集成。第二，对FPGA内的信号传输路径进行编程的传输管采用了高压晶体管，对信号的传输带来了相当大的阻抗，降低了信号的完整性和驱动电流。第三，浮栅器件在辐射环境下易发生电荷损失，导致器件失效过相关专利检索，暂未发现适用于叠层芯片超声扫描的波形识别方法。
发明内容
针对现有技术的不足，本发明提供了一种非易失性高速FPGA的存储模块、器件及其SOI工艺实现方法，存储模块采用双SONOS非易失性存储单元，存储单元之间共用第一N型重掺杂区，同时存储模块采用P型体接触区隔离而非STI隔离，大大地减小了芯片面积，提高FPGA的集成度，降低工艺成本。第二N型重掺杂区外接低压开关管，不仅可以简化FPGA的布线，工艺更为简单，同时缩短了逻辑模块互联的金属布线长度，提高FPGA的工作速度，减小延迟，保证逻辑模块的性能。
本发明通过以下技术方案予以实现：
一种非易失性高速FPGA存储模块，包括P型衬底、埋氧化层、STI隔离区、隧穿介质层、电荷存储层、阻挡介质层、第一栅氧化层、第一N型重掺杂区、第二N型重掺杂区、逻辑重掺杂区、P型体区、逻辑体区、P型体接触区、多晶硅栅电极、体接触金属和体接触孔；
所述第一N型重掺杂区、所述第二N型重掺杂区和所述P型体接触区设置在所述P型体区中；所述体接触金属设置在所述P型体接触区上面，通过所述体接触孔与所述P型体接触区相连接；所述隧穿介质层设置在所述P型体区的上表面，所述电荷存储层设置在所述隧穿介质层的上面，所述阻挡介质层设置在所述电荷存储层的上表面，所述多晶硅栅电极设置在所述阻挡介质层的上面；所述存储模块由多个存储阵列构成，所述存储阵列由多个存储单元构成，所述存储单元由两个SONOS(silicon-oxide-nitride-oxide-silicon)NMOS管构成，所述SONOS NMOS管主要包括所述隧穿介质层、所述电荷存储层、所述阻挡介质层、所述第一N型重掺杂区、所述第二N型重掺杂区、所述P型体区和所述P型体接触区。
优选的，相邻所述存储单元之间共用所述第一N型重掺杂区，共用的所述第一N型重掺杂区连接到字线71～73，所述存储阵列之间采用P型体接触区进行隔离，不需要STI隔离区。
优选的，两个所述SONOS NMOS管之间共用所述第二N型重掺杂区，共用的所述第二N型重掺杂区连接到低压开关管，所述多晶硅栅电极连接到位线81～84。
本发明还提供了如下技术方案：一种非易失性高速FPGA器件，所述FPGA器件集成在SOI衬底上，其结构包括SONOS存储模块、低压开关管和逻辑模块，所述存储模块通过所述低压开关管连接到所述逻辑模块。
优选的，所述逻辑模块还包括集成的双栅氧结构，所述存储模块包括隧穿介质层、电荷存储层、阻挡介质层、第一N型重掺杂区、第二N型重掺杂区、P型体区和多晶硅栅电极；所述逻辑模块包括第一栅氧化层、第二栅氧化层、逻辑重掺杂区、逻辑体区和多晶硅栅电极；所述存储模块和所述逻辑模块之间通过STI隔离区相互隔离。
本发明还提供了如下技术方案：一种非易失性高速FPGA的SOI工艺实现方法，包括以下步骤：
第一步：形成STI隔离区；
第二步：在硅片表面形成牺牲氧化层，并在牺牲氧化层上方淀积光刻胶；
第三步：采用光刻和离子注入工艺，在P型体区中形成P型体接触区，腐蚀光刻胶，所述P型体接触区的注入剂量为1E13～2E16cm-2；
第四步：淀积光刻胶，接着刻蚀存储模块表面的光刻胶和牺牲氧化层；
第五步：形成隧穿介质层、电荷存储层和阻挡介质层，所述隧穿介质层、电荷存储层和阻挡介质层的总厚度为4～40nm；
第六步：淀积光刻胶，刻蚀掉逻辑模块表面的光刻胶和牺牲氧化层；
第七步：在逻辑模块表面形成第一栅氧化层，所述第一栅氧化层的厚度为4～20nm；
第八步：在阻挡介质层和第一栅氧化层上表面形成多晶硅栅电极，所述多晶硅栅极的方块电阻值为10～40Ω/□(欧姆/方块)；刻蚀多晶硅栅电极、阻挡介质层、电荷存储层和隧穿氧化层；
第九步：采用光刻和离子注入工艺，在P型体区中形成第一N型重掺杂区、第二N型重掺杂区；在逻辑体区中形成逻辑重掺杂区，所述第一N型重掺杂区、第二N型重掺杂区和逻辑重掺杂区的注入剂量为1E13～2E16cm-2。
本发明的有益效果为：
本发明存储模块采用双SONOS非易失性存储单元，存储单元之间共用第一N型重掺杂区，同时存储模块采用P型体接触区隔离而非STI隔离，大大地减小了芯片面积，提高FPGA的集成度，降低工艺成本。第二N型重掺杂区外接低压开关管，不仅可以简化FPGA的布线，工艺更为简单，同时缩短了逻辑模块互联的金属布线长度，提高FPGA的工作速度，减小延迟，保证逻辑模块的性能。存储模块采用了SONOS NMOS晶体管，可以大大的提高FPGA的抗辐射特性，这是因为电子空穴存储在一个个孤立的陷阱中，不能自由移动。新型FPGA工艺集成在SOI衬底上，一方面提高了抗单粒子翻转和闩锁能力，另一方面阱隔离便于衬偏实现。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的一种非易失性高速FPGA的存储模块示意图；
图2是本发明提供的一种非易失性高速FPGA存储模块电路图；
图3是图1沿着11'截取的存储模块11剖面示意图；
图4是图1沿着22'截取的存储模块11剖面示意图；
图5是图1沿着33'截取的存储模块11剖面示意图；
图6是本发明提供的一种非易失性高速FPGA器件及存储单元结构示意图；
图7是本发明提供的另一种非易失性高速FPGA的存储模块示意图，其中存储模块11的最外围没有集成P型体接触区44；
图8是本发明提供的另一种非易失性高速FPGA的存储模块示意图，其中存储阵列61之间采用STI隔离区22进行隔离；
图9是本发明提供的一种非易失性高速FPGA器件结构示意图，其中，逻辑模块13集成了双栅氧结构；
图10～图17是本发明提供的一种非易失性高速FPGA的SOI工艺实现方法，其中：
图10是STI隔离区22形成示意图；
图11是牺牲氧化层26形成示意图；
图12是存储模块11窗口刻蚀示意图；
图13是隧穿介质层23、电荷存储层24和阻挡介质层25形成示意图；
图14是逻辑模块牺牲氧化层腐蚀示意图；
图15是第一栅氧化层27形成示意图；
图16是多晶硅栅电极51形成示意图；
图17是离子注入形成第一N型重掺杂区31、第二N型重掺杂区32、P型体区接触区44和逻辑重掺杂区33示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1：
如图1所示，为本发明提供的一种非易失性高速FPGA的存储模块示意图，存储模块11由多个存储阵列61构成，包括P型衬底41、埋氧化层21、STI隔离区22、隧穿介质层23、电荷存储层24、阻挡介质层25、第一栅氧化层27、第一N型重掺杂区31、第二N型重掺杂区32、P型体区42、P型体接触区44、多晶硅栅电极51、体接触金属52、体接触孔53；所述第一N型重掺杂区31、第二N型重掺杂区32和P型体接触区44设置在P型体区42中；所述体接触金属52设置在P型体接触区44上面，通过体接触孔53与P型体接触区44相连接；所述隧穿介质层23设置在P型体区42的上表面，电荷存储层24设置在隧穿介质层23的上面，阻挡介质层25设置在电荷存储层24上表面，所述多晶硅栅电极51设置在阻挡介质层25的上面；所述SONOS NMOS管63主要包括隧穿介质层23、电荷存储层24、阻挡介质层25、第一N型重掺杂区31、第二N型重掺杂区32、P型体区42、P型体接触区44，两个SONOS NMOS管63构成了存储单元62，多个存储单元62构成了存储阵列61。
相邻存储单元62之间共用第一N型重掺杂区31，存储阵列61之间采用重掺杂P型体接触区44进行隔离，不需要STI隔离区22，这些可以有效的减小芯片面积，提高FPGA器件的集成度，降低工艺成本。存储模块11与低压开关管12的兼容工艺，不仅可以简化FPGA的金属布线，使工艺实现更为简单，同时还能缩短逻辑模块13的互联金属布线长度，减小FPGA器件的延迟，提高电路工作速度。存储模块11采用双SONOS非易失性NMOS管63，由于电子空穴存储在一个个孤立的陷阱中不能自由移动，所以本发明的FPGA配置单元不受单粒子翻转效应的影响，采用SOI工艺实现可以进一步提高FPGA的抗辐射性能。
如图2所示，为本发明提供的一种非易失性高速FPGA存储模块电路图，存储单元62由两个SONOS NMOS管63构成，这两个NMOS管63之间共用第二N型重掺杂区32，共用的第二N型重掺杂区接到低压开关管12，如图中虚线框所示。所述存储单元62之间共用第一N型重掺杂区31，并连接到字线71～73，所述多晶硅栅电极51连接到位线81～84。
如图3所示，是图1沿着11'截取的存储模块剖面示意图，器件集成在SOI衬底上，包括P型衬底41、埋氧化层21、P型体区42、第一N型重掺杂区31、P型体接触区44、体接触金属52；所述第一N型重掺杂区31和P型体接触区44设置在P型体区42中，P型体接触区44位于第一N型中掺杂区31中间，两个SONOS NMOS管共用P型体接触区44；所述体接触金属52通过体接触孔53，连接到P型体接触区44；存储阵列61之间则通过低掺杂P型体区42进行隔离，这种方式可以减小芯片面积，提高芯片集成度。
如图4所示，是图1沿着22'截取的存储模块剖面示意图，器件集成在SOI衬底上，包括P型衬底41、埋氧化层21、隧穿介质层23、电荷存储层24、阻挡介质层25、P型体区42、第一N型重掺杂区31、第二N型重掺杂区32、多晶硅栅电极51；所述存储单元62的两个SONOS NMOS管63共用第一N型重掺杂区31，所述隧穿介质层23、电荷存储层24、阻挡介质层25和多晶硅栅电极52分别位于P型体区42表面，且相互接触。
如图5所示，图1沿着33'截取的存储模块11剖面示意图，器件集成在SOI衬底上，包括P型衬底41、埋氧化层21、隧穿介质层23、电荷存储层24、阻挡介质层25、P型体区42、多晶硅栅电极51、P型体接触区44；所述隧穿介质层23、电荷存储层24、阻挡介质层25和多晶硅栅电极52分别位于P型体区42表面，且相互接触，所述存储阵列61之间通过P型体接触区44进行隔离。
如图6所示，是本发明的一种非易失性高速FPGA器件及存储单元结构示意图。由图中可见，新型FPGA器件结构包括SONOS存储模块11、低压开关管12和逻辑模块13，存储模块11通过低压开关管12连接到逻辑模块13。其中，虚线框处是FPGA的开关单元，包括了电荷存储单元62和低压开关管12。存储单元62则是由两个SONOS NMOS管63构成，这两个SONOSNMOS管63共用漏极，并接到低压开关管12的栅电极。
对比实施例2：
如图7所示，是本发明提供的另一种非易失性高速FPGA的存储模块示意图，其中存储模块11的最外围没有集成P型体接触区44。存储模块11集成在SOI衬底上，包括P型衬底41、埋氧化层21、STI隔离区22、隧穿介质层23、电荷存储层24、阻挡介质层25、第一栅氧化层27、第一N型重掺杂区31、第二N型重掺杂区32、P型体区42、P型体接触区44、多晶硅栅电极51、体接触金属52、体接触孔53；所述的存储阵列61之间通过P型体接触区44进行隔离，存储模块11中沿着STI隔离区22内侧没有形成P型体接触区44，相比图1结构，抗辐射性能有所减弱。
对比实施例3：
如图8是本发明提供的另一种非易失性高速FPGA的存储模块示意图，其中存储阵列61之间采用STI隔离区22进行隔离。存储模块11集成在SOI衬底上，包括P型衬底41、埋氧化层21、STI隔离区22、隧穿介质层23、电荷存储层24、阻挡介质层25、第一栅氧化层27、第一N型重掺杂区31、第二N型重掺杂区32、P型体区42、P型体接触区44、多晶硅栅电极51、体接触金属52、体接触孔53；所述的存储阵列61之间通过STI隔离区22进行隔离，存储模块11中沿着STI隔离区22内侧没有形成P型体接触区44，相比图2结构，抗辐射性能有所减弱。
实施例4：
如图9所示，是本发明提供的一种非易失性高速FPGA器件结构示意图，其中，逻辑模块13集成了双栅氧结构。器件集成在SOI衬底上，41是P型衬底，21是埋氧化层，22是STI隔离区。所述存储模块11包括隧穿介质层23、电荷存储层24、阻挡介质层25、第一N型重掺杂区31、第二N型重掺杂区32、P型体区42和多晶硅栅电极51；所述逻辑模块13包括第一栅氧化层27、第二栅氧化层28、逻辑重掺杂区33、逻辑体区43和多晶硅栅电极51；存储模块11和逻辑模块13之间通过STI隔离区22相互隔离。
实施例5：
图10～图17是本发明提供的一种非易失性高速FPGA的SOI工艺实现方法，具体步骤如下：
如图10所示，采用光刻和氧化工艺，在SOI衬底材料片上形成STI隔离区22，存储模块11和逻辑模块13之间通过STI隔离区22相互隔离，所述的STI隔离区的宽度为0.4～1.0μm。图中，41是P型衬底，42是P型体区，43是逻辑体区，21是埋氧化层。
如图11所示，在材料片表面氧化生成牺牲氧化层26，接着在牺牲氧化层26表面淀积光刻胶，所述牺牲氧化层26的厚度为20～30nm。采用离子注入工艺在P型体区42中形成P型体接触区44，所述P型体接触区44的注入剂量为1E13～2E16cm-2。
如图12所示，刻蚀存储模块11表面的光刻胶和牺牲氧化层26，逻辑模块13表面的牺牲氧化层26作为后面腐蚀工艺的刻蚀阻挡层，防止逻辑模块13表面硅腐蚀，保证逻辑模块13的性能。
如图13所示，采用氧化和淀积工艺，在器件表面形成隧穿介质层23、电荷存储层24、阻挡介质层25，所述隧穿介质层23、电荷存储层24和阻挡介质层25的总厚度为4～40nm。
如图14所示，采用光刻和腐蚀工艺，刻蚀掉逻辑模块13表面的光刻胶和牺牲氧化层26。
如图15所示，在逻辑模块13表面形成第一栅氧化层27，所述第一栅氧化层27的厚度为4～20nm。
如图16所示，在阻挡介质层25和第一栅氧化层27上表面淀积多晶硅栅电极51，所述多晶硅栅极51的方块电阻值为10～40欧姆/方块。刻蚀多晶硅栅电极51、阻挡介质层25、电荷存储层24和隧穿介质层23。
如图17所示，采用光刻和离子注入工艺，在P型体区42中形成第一N型重掺杂区31、第二N型重掺杂区32；在逻辑体区43中形成逻辑重掺杂区33，所述第一N型重掺杂区31、第二N型重掺杂区32和逻辑重掺杂区33的注入剂量为1E13～2E16cm-2。
本发明的非易失性高速FPGA采用双SONOS存储单元和低压开关管作为配置单元，其中，双SONOS NMOS管构成的存储单元之间共用第一N型重掺杂区，大大的减小了芯片面积。存储模块内采用重掺杂的P型体接触进行隔离，可以进一步减小了芯片面积，提高FPGA的集成度并降低工艺制造成本。存储模块和低压开关管的兼容工艺，可以降低FPGA器件金属布线的复杂度，使得工艺实现更为简单，也能缩短逻辑互联金属布线的长度，降低信号延迟，提高FPGA的工作速度。本发明的FPGA存储模块采用SONOS结构，这种实现方法使FPGA配置单元不受单粒子翻转效应的影响，存储模块的阱隔离便于衬偏实现，SOI工艺可以进一步提高FPGA的抗辐射性能。而且，工艺实现上较为简单，本发明提出的FPGA工艺兼容性很好。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (6)

1.一种非易失性高速FPGA存储模块，其特征在于，包括P型衬底、埋氧化层、STI隔离区、隧穿介质层、电荷存储层、阻挡介质层、第一栅氧化层、第一N型重掺杂区、第二N型重掺杂区、逻辑重掺杂区、P型体区、逻辑体区、P型体接触区、多晶硅栅电极、体接触金属和体接触孔；
所述第一N型重掺杂区、所述第二N型重掺杂区和所述P型体接触区设置在所述P型体区中；所述体接触金属设置在所述P型体接触区上面，通过所述体接触孔与所述P型体接触区相连接；所述隧穿介质层设置在所述P型体区的上表面，所述电荷存储层设置在所述隧穿介质层的上面，所述阻挡介质层设置在所述电荷存储层的上表面，所述多晶硅栅电极设置在所述阻挡介质层的上面；
所述存储模块由多个存储阵列构成，所述存储阵列由多个存储单元构成，所述存储单元由两个SONOS NMOS管构成，所述SONOS NMOS管主要包括所述隧穿介质层、所述电荷存储层、所述阻挡介质层、所述第一N型重掺杂区、所述第二N型重掺杂区、所述P型体区和所述P型体接触区。
2.根据权利要求1所述的一种非易失性高速FPGA存储模块，其特征在于，相邻所述存储单元之间共用所述第一N型重掺杂区，共用的所述第一N型重掺杂区连接到字线71～73，所述存储阵列之间采用P型体接触区进行隔离。
3.根据权利要求1所述的一种非易失性高速FPGA存储模块，其特征在于，两个所述SONOS NMOS管之间共用所述第二N型重掺杂区，共用的所述第二N型重掺杂区连接到低压开关管，所述多晶硅栅电极连接到位线81～84。
4.一种非易失性高速FPGA器件，其特征在于，所述FPGA器件集成在SOI衬底上，其结构包括SONOS存储模块、低压开关管和逻辑模块，所述存储模块通过所述低压开关管连接到所述逻辑模块。
5.根据权利要求4所述的一种非易失性高速FPGA器件，其特征在于，所述逻辑模块还包括集成的双栅氧结构，所述存储模块包括隧穿介质层、电荷存储层、阻挡介质层、第一N型重掺杂区、第二N型重掺杂区、P型体区和多晶硅栅电极；所述逻辑模块包括第一栅氧化层、第二栅氧化层、逻辑重掺杂区、逻辑体区和多晶硅栅电极；所述存储模块和所述逻辑模块之间通过STI隔离区相互隔离。
6.一种非易失性高速FPGA的SOI工艺实现方法，其特征在于，包括以下步骤：
第一步：形成STI隔离区；
第二步：在硅片表面形成牺牲氧化层，并在牺牲氧化层上方淀积光刻胶；
第三步：采用光刻和离子注入工艺，在P型体区中形成P型体接触区，腐蚀光刻胶，所述P型体接触区的注入剂量为1E13～2E16cm-2；
第四步：淀积光刻胶，接着刻蚀存储模块表面的光刻胶和牺牲氧化层；
第五步：形成隧穿介质层、电荷存储层和阻挡介质层，所述隧穿介质层、电荷存储层和阻挡介质层的总厚度为4～40nm；
第六步：淀积光刻胶，刻蚀掉逻辑模块表面的光刻胶和牺牲氧化层；
第七步：在逻辑模块表面形成第一栅氧化层，所述第一栅氧化层的厚度为4～20nm；
第八步：在阻挡介质层和第一栅氧化层上表面形成多晶硅栅电极，所述多晶硅栅极的方块电阻值为10～40Ω/□；刻蚀多晶硅栅电极、阻挡介质层、电荷存储层和隧穿氧化层；
第九步：采用光刻和离子注入工艺，在P型体区中形成第一N型重掺杂区、第二N型重掺杂区；在逻辑体区中形成逻辑重掺杂区，所述第一N型重掺杂区、第二N型重掺杂区和逻辑重掺杂区的注入剂量为1E13～2E16cm-2。
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