JP3249148B2 - 非対称的仮想接地ｅｐｒｏｍセル及びその製造方法 - Google Patents
非対称的仮想接地ｅｐｒｏｍセル及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、大略、電気的に書込可
能なリードオンリメモリ（ＥＰＲＯＭ）において使用さ
れるメモリセルに関するものであって、更に詳細には、
高集積度（ＥＰＲＯＭ）において使用するのに適した仮
想接地ＥＰＲＯＭセル及びその製造方法に関するもので
ある。
能なリードオンリメモリ（ＥＰＲＯＭ）において使用さ
れるメモリセルに関するものであって、更に詳細には、
高集積度（ＥＰＲＯＭ）において使用するのに適した仮
想接地ＥＰＲＯＭセル及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】ＥＰＲＯＭは、ホットエレクトロン注入
と呼ばれる技術を使用して電気的に書込が可能なリード
オンリメモリである。従来のＥＰＲＯＭセルの動作につ
いて以下に説明する。尚、半導体業界において使用され
る標準的な用語の使用例に従い、多結晶シリコンのこと
を本明細書では「ポリシリコン」と呼ぶ。装置上に付着
形成され且つパターン形成されるポリシリコンからなる
第一層のことを、「第一ポリシリコン層」乃至はポリ
（Ｐｏｌｙ）１と呼び、且つ付着形成し且つパターン形
成すべきポリシリコンからなる第二層のことを「第二ポ
リシリコン層」即ちポリ（Ｐｏｌｙ）２と呼ぶ。
と呼ばれる技術を使用して電気的に書込が可能なリード
オンリメモリである。従来のＥＰＲＯＭセルの動作につ
いて以下に説明する。尚、半導体業界において使用され
る標準的な用語の使用例に従い、多結晶シリコンのこと
を本明細書では「ポリシリコン」と呼ぶ。装置上に付着
形成され且つパターン形成されるポリシリコンからなる
第一層のことを、「第一ポリシリコン層」乃至はポリ
（Ｐｏｌｙ）１と呼び、且つ付着形成し且つパターン形
成すべきポリシリコンからなる第二層のことを「第二ポ
リシリコン層」即ちポリ（Ｐｏｌｙ）２と呼ぶ。
【０００３】図１は、対称的なセルを使用した典型的な
従来のＥＰＲＯＭ装置１００を示している。この装置
は、典型的に、Ｐ−シリコン基板１０２内に形成され、
従って該セルはＮチャンネルＭＯＳトランジスタであ
る。セル１０４のような各ＥＰＲＯＭセルは、第一ポリ
シリコン層（ポリ１）から形成される浮遊ゲート１０６
と、第２ポリシリコン層（ポリ２）から形成される制御
ゲート１０８，１０９とを有している。プログラミン
グ、即ち書込のためにホットエレクトロンを注入するこ
とを容易とさせるために、２００乃至３００Åの厚さを
持った薄いゲート酸化膜１１０が浮遊ゲート１０６の下
側に形成されている。制御ゲート１０８は、使用される
製造プロセスに依存して、酸化物の等価厚さとして２０
０乃至３００Åの厚さを有する酸化物／窒化物／酸化物
（ＯＮＯ）層１１２の上側に設けられている。
従来のＥＰＲＯＭ装置１００を示している。この装置
は、典型的に、Ｐ−シリコン基板１０２内に形成され、
従って該セルはＮチャンネルＭＯＳトランジスタであ
る。セル１０４のような各ＥＰＲＯＭセルは、第一ポリ
シリコン層（ポリ１）から形成される浮遊ゲート１０６
と、第２ポリシリコン層（ポリ２）から形成される制御
ゲート１０８，１０９とを有している。プログラミン
グ、即ち書込のためにホットエレクトロンを注入するこ
とを容易とさせるために、２００乃至３００Åの厚さを
持った薄いゲート酸化膜１１０が浮遊ゲート１０６の下
側に形成されている。制御ゲート１０８は、使用される
製造プロセスに依存して、酸化物の等価厚さとして２０
０乃至３００Åの厚さを有する酸化物／窒化物／酸化物
（ＯＮＯ）層１１２の上側に設けられている。
【０００４】セルは対構成とされた行の形で配列されて
おり、各対の行はソースライン１１４を共用している。
ソースライン１１４は、メモリアレイの長さに沿って延
在する拡散領域を有している。その一対の行の各外側境
界において、拡散領域１２０，１２２がメタルワードラ
イン１３０へ結合されている。更に、メタルワードライ
ン１３０と平行に上方に設けられるメタルライン（不図
示）が存在しており、該上方に存在するメタルライン
は、３２個のセル列程度の数ごとにソースライン１１４
へ接続されている。各セル列はメタルワードライン１３
０へ結合されており、メタルワードライン１３０はその
特定のセル列のすべてのセルの拡散領域１２０及び１２
２へ結合されている。
おり、各対の行はソースライン１１４を共用している。
ソースライン１１４は、メモリアレイの長さに沿って延
在する拡散領域を有している。その一対の行の各外側境
界において、拡散領域１２０，１２２がメタルワードラ
イン１３０へ結合されている。更に、メタルワードライ
ン１３０と平行に上方に設けられるメタルライン（不図
示）が存在しており、該上方に存在するメタルライン
は、３２個のセル列程度の数ごとにソースライン１１４
へ接続されている。各セル列はメタルワードライン１３
０へ結合されており、メタルワードライン１３０はその
特定のセル列のすべてのセルの拡散領域１２０及び１２
２へ結合されている。
【０００５】メモリアレイ１００は以下の如くに動作す
る。特定した１０４の書込を行うために、対応するポリ
２制御ゲート１０８を高電圧（例えば、典型的に１２．
５Ｖ）とさせ、次いで高電圧（例えば、７乃至８Ｖ）を
そのセルのソースライン１１４−１１６へ印加する。こ
のことは、該セルのトランジスタを介して電流を流すの
みならず、浮遊ゲート１０６内へ注入されるべきホット
エレクトロンを発生させる（このプロセスは、ホットエ
レクトロン注入と呼ばれる）。その結果、選択したセル
の浮遊ゲート１０６は、負の電圧が与えられ、該負の電
圧はその浮遊ゲート下側のトランジスタチャンネル１３
２を強くターンオフ状態とさせる。
る。特定した１０４の書込を行うために、対応するポリ
２制御ゲート１０８を高電圧（例えば、典型的に１２．
５Ｖ）とさせ、次いで高電圧（例えば、７乃至８Ｖ）を
そのセルのソースライン１１４−１１６へ印加する。こ
のことは、該セルのトランジスタを介して電流を流すの
みならず、浮遊ゲート１０６内へ注入されるべきホット
エレクトロンを発生させる（このプロセスは、ホットエ
レクトロン注入と呼ばれる）。その結果、選択したセル
の浮遊ゲート１０６は、負の電圧が与えられ、該負の電
圧はその浮遊ゲート下側のトランジスタチャンネル１３
２を強くターンオフ状態とさせる。
【０００６】通常の読取動作の場合には、通常のＶCC電
圧（たとえば、５Ｖ）をそのセルのソースラインへ印加
し且つ次いで対応するワードライン１３０をイネーブル
させることによってセルへのアクセスを行う。ソースラ
イン１１４が該セルによって低レベルへプルされると、
そのセルの浮遊ゲートはプログラム、即ち書き込みがな
されておらず、且つそのセルは「０」ビットを格納して
いると言われる。ソースライン１１４が該セルによって
低レベルへプルされない場合には、そのセルの浮遊ゲー
トは書込が行われており、且つそのセルは「１」ビット
を格納していると言われる。勿論、書き込まれている及
び書き込まれていないセルへ割り当てられる論理状態
は、セル自身を変更することなしに、上述したものから
逆にすることが可能である。
圧（たとえば、５Ｖ）をそのセルのソースラインへ印加
し且つ次いで対応するワードライン１３０をイネーブル
させることによってセルへのアクセスを行う。ソースラ
イン１１４が該セルによって低レベルへプルされると、
そのセルの浮遊ゲートはプログラム、即ち書き込みがな
されておらず、且つそのセルは「０」ビットを格納して
いると言われる。ソースライン１１４が該セルによって
低レベルへプルされない場合には、そのセルの浮遊ゲー
トは書込が行われており、且つそのセルは「１」ビット
を格納していると言われる。勿論、書き込まれている及
び書き込まれていないセルへ割り当てられる論理状態
は、セル自身を変更することなしに、上述したものから
逆にすることが可能である。
【０００７】上述した標準的なＥＰＲＯＭセルは幾つか
の欠点を有しており、そのことは別のセルの開発の誘因
となっている。これらの欠点のうちの最も顕著なもの
は、セル寸法及びメタルから拡散部へのコンタクトの数
が大きいことであり、典型的に、２個のセル毎に１個の
コンタクトが必要とされ、そのことはセル寸法を大型化
させている。いずれかのコンタクトが適切に形成されな
いという統計的な蓋然性があり、従ってメモリアレイが
大型化されればされる程、その歩留まりは低下する。微
細ラインリソグラフィの信頼性における改良は、未だ
に、コンタクトを形成する場合における改良と同程度の
ものではない。
の欠点を有しており、そのことは別のセルの開発の誘因
となっている。これらの欠点のうちの最も顕著なもの
は、セル寸法及びメタルから拡散部へのコンタクトの数
が大きいことであり、典型的に、２個のセル毎に１個の
コンタクトが必要とされ、そのことはセル寸法を大型化
させている。いずれかのコンタクトが適切に形成されな
いという統計的な蓋然性があり、従ってメモリアレイが
大型化されればされる程、その歩留まりは低下する。微
細ラインリソグラフィの信頼性における改良は、未だ
に、コンタクトを形成する場合における改良と同程度の
ものではない。
【０００８】初期のＥＰＲＯＭセル（図１に示したも
の）に関連するセル寸法問題を解消するための最初の試
みは、接地ラインを除去し、図２に示したＥＰＲＯＭ装
置１５０とさせることであった。接地ライン接続部を除
去することにより、１行のＥＰＲＯＭセルに対する制御
ゲートを直接的に形成する連続的なポリ２ワードライン
１５２を形成することが可能である。従前の如く、セル
１５４などのような各ＥＰＲＯＭセルは、第一ポリシリ
コン層（ポリ１）から形成された浮遊ゲート１５６と、
第二ポリシリコン層（ポリ２）から形成された制御ゲー
ト１５８とを有している。図示していないが、各Ｎ＋拡
散ビットライン１６０上方に延在するメタルラインがあ
り、３２個程度の行毎にそれらの間にコンタクトが設け
られている。
の）に関連するセル寸法問題を解消するための最初の試
みは、接地ラインを除去し、図２に示したＥＰＲＯＭ装
置１５０とさせることであった。接地ライン接続部を除
去することにより、１行のＥＰＲＯＭセルに対する制御
ゲートを直接的に形成する連続的なポリ２ワードライン
１５２を形成することが可能である。従前の如く、セル
１５４などのような各ＥＰＲＯＭセルは、第一ポリシリ
コン層（ポリ１）から形成された浮遊ゲート１５６と、
第二ポリシリコン層（ポリ２）から形成された制御ゲー
ト１５８とを有している。図示していないが、各Ｎ＋拡
散ビットライン１６０上方に延在するメタルラインがあ
り、３２個程度の行毎にそれらの間にコンタクトが設け
られている。
【０００９】セル１５４へ書込を行うためには、対応す
るワードラインを高電圧（例えば、典型的に１２．５
Ｖ）とさせ、高電圧（例えば、７乃至８Ｖ）を該セルに
隣接するビットライン１６０の一つへ印加し且つ接地電
圧（０Ｖ）を他方の隣接するビットライン１６２へ印加
する。このことは、そのセルのトランジスタを介して電
流を流させ、且つ、更に、ホットエレクトロンを発生さ
せて該ホットエレクトロンを浮遊ゲート内へ注入させ
る。その結果、選択されたセルの浮遊ゲート１０６には
負の電圧が与えられ、該負の電圧は、その浮遊ゲート下
側のトランジスタチャンネル１６４を強くターンオフさ
せる。
るワードラインを高電圧（例えば、典型的に１２．５
Ｖ）とさせ、高電圧（例えば、７乃至８Ｖ）を該セルに
隣接するビットライン１６０の一つへ印加し且つ接地電
圧（０Ｖ）を他方の隣接するビットライン１６２へ印加
する。このことは、そのセルのトランジスタを介して電
流を流させ、且つ、更に、ホットエレクトロンを発生さ
せて該ホットエレクトロンを浮遊ゲート内へ注入させ
る。その結果、選択されたセルの浮遊ゲート１０６には
負の電圧が与えられ、該負の電圧は、その浮遊ゲート下
側のトランジスタチャンネル１６４を強くターンオフさ
せる。
【００１０】読取動作期間中、通常のＶCC電圧（例え
ば、５Ｖ）をセルの隣接するビットライン１６０の一つ
へ印加し且つ他方の隣接するビットライン１６２へ接地
電圧を印加し、次いで対応するワードライン１５１をイ
ネーブルさせることにより、セルのアクセスが行われ
る。ビットライン１６０が該セルによって低レベルへプ
ルされると、そのセルの浮遊ゲートは書込が行われてお
らず、且つそのセルは「０」ビットを格納していると言
われる。そのビットラインが該セルによって低レベルへ
プルされない場合には、そのセルの浮遊ゲートは書込が
行われておらず、且つそのセルは「１」ビットを格納し
ていると言われる。
ば、５Ｖ）をセルの隣接するビットライン１６０の一つ
へ印加し且つ他方の隣接するビットライン１６２へ接地
電圧を印加し、次いで対応するワードライン１５１をイ
ネーブルさせることにより、セルのアクセスが行われ
る。ビットライン１６０が該セルによって低レベルへプ
ルされると、そのセルの浮遊ゲートは書込が行われてお
らず、且つそのセルは「０」ビットを格納していると言
われる。そのビットラインが該セルによって低レベルへ
プルされない場合には、そのセルの浮遊ゲートは書込が
行われておらず、且つそのセルは「１」ビットを格納し
ていると言われる。
【００１１】このタイプのＥＰＲＯＭセル１５４は、仮
想接地を有しているといわれる。何故ならば、その場合
には、固定された接地ラインが存在しないからである。
このセル１５４の主要な利点は、アレイ内に存在するメ
タルから拡散領域へのコンタクトの数が少ないので寸法
が小型であるということである。例えば、このセルを使
用した４メガビットＥＰＲＯＭにおいて、典型的に、３
００，０００個以下のコンタクトが存在している。
想接地を有しているといわれる。何故ならば、その場合
には、固定された接地ラインが存在しないからである。
このセル１５４の主要な利点は、アレイ内に存在するメ
タルから拡散領域へのコンタクトの数が少ないので寸法
が小型であるということである。例えば、このセルを使
用した４メガビットＥＰＲＯＭにおいて、典型的に、３
００，０００個以下のコンタクトが存在している。
【００１２】しかしながら、このセルは深刻な欠点を有
している。何らかの防止策が講じられない限り、セル１
５４が書き込まれる場合に、最も近くの隣接するセル１
７０も書き込まれてしまうということである。何故なら
ば、セル１７０下側のチャンネル１７２内に拡散領域１
６０からホットエレクトロンが注入され、その結果、浮
遊ゲート１７４を帯電させるからである。この問題に対
しては、「ソースデコーディング」と呼ばれる公知の解
決方法が存在している。基本的には、ビットライン１６
０上で書込電圧を使用してセル１５４の書込を行う場
合、書込が行われているセルの「右側（又は左側）」上
の全てのビットライン（ビットライン１８０を包含す
る）上に高電圧を印加するためにアレイの端部において
特別のデコーダ回路を持たねばならない。これらのビッ
トラインへ高電圧を印加することにより、その行内の他
のトランジスタのチャンネル内へ電流が流れることを防
止し、そのことは、これらのセルの不所望の書込動作が
発生することを防止する。この「ソースデコーディン
グ」解決方法に関する問題は、それが、ダイ寸法の点で
高価であり、且つ書込期間中に使用されるパワー及び書
込速度の点においても高価であるということである。
している。何らかの防止策が講じられない限り、セル１
５４が書き込まれる場合に、最も近くの隣接するセル１
７０も書き込まれてしまうということである。何故なら
ば、セル１７０下側のチャンネル１７２内に拡散領域１
６０からホットエレクトロンが注入され、その結果、浮
遊ゲート１７４を帯電させるからである。この問題に対
しては、「ソースデコーディング」と呼ばれる公知の解
決方法が存在している。基本的には、ビットライン１６
０上で書込電圧を使用してセル１５４の書込を行う場
合、書込が行われているセルの「右側（又は左側）」上
の全てのビットライン（ビットライン１８０を包含す
る）上に高電圧を印加するためにアレイの端部において
特別のデコーダ回路を持たねばならない。これらのビッ
トラインへ高電圧を印加することにより、その行内の他
のトランジスタのチャンネル内へ電流が流れることを防
止し、そのことは、これらのセルの不所望の書込動作が
発生することを防止する。この「ソースデコーディン
グ」解決方法に関する問題は、それが、ダイ寸法の点で
高価であり、且つ書込期間中に使用されるパワー及び書
込速度の点においても高価であるということである。
【００１３】初期のＥＰＲＯＭセル（図１に示したも
の）に関連するセル寸法問題を解消するための第二の試
みは、ビットラインを非対称的にさせることにより図２
のセル構成を修正し、その結果図３に示した如きＥＰＲ
ＯＭ装置２００とさせることである。図示した如く、セ
ル２１０の下側のチャンネル２０６に隣接するビットラ
イン２０２及び２０４は非対称的である。図３からすぐ
に明らかでないことは、読取動作期間中に、ポリ２制御
ゲートが、ビットライン２０２と浮遊ゲートのチャンネ
ル２０６との間において基板区域２２０内に反転領域を
形成するという事実である。換言すると、区域２２０は
ポリ２ワードライン２２２によってゲート動作され且つ
セル２１０内のＭＯＳトランジスタのチャンネルの一部
である。その結果、セル２１０は、読取動作期間中、標
準的な二重ゲート型ＭＯＳトランジスタとして機能する
ことが可能である。
の）に関連するセル寸法問題を解消するための第二の試
みは、ビットラインを非対称的にさせることにより図２
のセル構成を修正し、その結果図３に示した如きＥＰＲ
ＯＭ装置２００とさせることである。図示した如く、セ
ル２１０の下側のチャンネル２０６に隣接するビットラ
イン２０２及び２０４は非対称的である。図３からすぐ
に明らかでないことは、読取動作期間中に、ポリ２制御
ゲートが、ビットライン２０２と浮遊ゲートのチャンネ
ル２０６との間において基板区域２２０内に反転領域を
形成するという事実である。換言すると、区域２２０は
ポリ２ワードライン２２２によってゲート動作され且つ
セル２１０内のＭＯＳトランジスタのチャンネルの一部
である。その結果、セル２１０は、読取動作期間中、標
準的な二重ゲート型ＭＯＳトランジスタとして機能する
ことが可能である。
【００１４】書込電圧がビットライン２０４へ印加され
ると、セル２１０は書き込みされるがセル２１２は書込
されることはない。何故ならば、ビットライン２０４
は、セル２１２下側のチャンネル２１６から充分にセッ
トバックしており、ホットキャリヤがセル２１２の浮遊
ゲート２１８内へ注入されることを防止しているからで
ある。従って、ホットキャリヤはポリ２制御ゲート２２
２内に注入される。従って、ＥＭＰＯＭ装置２００にお
いて使用される非対称的なセルは、セル２１０の書込を
行う場合に、最も近い隣のセル２１２を不所望に書込を
行うという問題を解消している。
ると、セル２１０は書き込みされるがセル２１２は書込
されることはない。何故ならば、ビットライン２０４
は、セル２１２下側のチャンネル２１６から充分にセッ
トバックしており、ホットキャリヤがセル２１２の浮遊
ゲート２１８内へ注入されることを防止しているからで
ある。従って、ホットキャリヤはポリ２制御ゲート２２
２内に注入される。従って、ＥＭＰＯＭ装置２００にお
いて使用される非対称的なセルは、セル２１０の書込を
行う場合に、最も近い隣のセル２１２を不所望に書込を
行うという問題を解消している。
【００１５】しかしながら、このＥＰＲＯＭセル構成は
新たな問題を発生している。特に、このセルは、一層高
い集積度のＥＰＲＯＭ（例えば、０．８ミクロンの設計
基準を使用するもの）に対してスケールダウンさせるこ
とが困難である。その理由は、このセル構成は、ビット
ラインマスクとポリ１マスクとの不整合に対し且つ多分
０．１５ミクロンのＮ＋横方向拡散変動に対し余裕を残
す必要があるからである。その結果、この構成を使用す
る最小セル寸法は約３．６８平方ミクロンである（即
ち、１．６ミクロン×２．３ミクロンの寸法を有するセ
ル）。
新たな問題を発生している。特に、このセルは、一層高
い集積度のＥＰＲＯＭ（例えば、０．８ミクロンの設計
基準を使用するもの）に対してスケールダウンさせるこ
とが困難である。その理由は、このセル構成は、ビット
ラインマスクとポリ１マスクとの不整合に対し且つ多分
０．１５ミクロンのＮ＋横方向拡散変動に対し余裕を残
す必要があるからである。その結果、この構成を使用す
る最小セル寸法は約３．６８平方ミクロンである（即
ち、１．６ミクロン×２．３ミクロンの寸法を有するセ
ル）。
【００１６】
【発明が解決すべき課題】上述した従来のＥＰＲＯＭセ
ルに鑑み、本発明の主要な目的とするところは、これら
従来の仮想接地ＥＰＲＯＭセルに関連する欠点を解消す
ることである。従って、本発明の目的とするところは、
ソースデコーディングを必要とすることがなく且つ高集
積度のＥＰＲＯＭにおいて使用する場合にスケールダウ
ンすることが可能な仮想接地ＥＰＲＯＭセルを提供する
ことである。
ルに鑑み、本発明の主要な目的とするところは、これら
従来の仮想接地ＥＰＲＯＭセルに関連する欠点を解消す
ることである。従って、本発明の目的とするところは、
ソースデコーディングを必要とすることがなく且つ高集
積度のＥＰＲＯＭにおいて使用する場合にスケールダウ
ンすることが可能な仮想接地ＥＰＲＯＭセルを提供する
ことである。
【００１７】
【課題を解決するための手段】本発明は、非対称的で電
気的に書込可能なリードオンリメモリ（ＥＰＲＯＭ）セ
ルに関するものである。本発明のＥＰＲＯＭセルは仮想
接地セルであり、即ちアレイ内には接地電位への固定接
続は存在していない。
気的に書込可能なリードオンリメモリ（ＥＰＲＯＭ）セ
ルに関するものである。本発明のＥＰＲＯＭセルは仮想
接地セルであり、即ちアレイ内には接地電位への固定接
続は存在していない。
【００１８】各セルは、ドレイン、ソース及びチャンネ
ル領域を有しており、セルのチャンネル領域の一部の上
方に存在するパターン形成した第一ポリシリコン層から
浮遊ゲートが形成されており、且つその浮遊ゲートの上
方にパターン形成した第二ポリシリコン層から制御ゲー
トが形成されている。従って、各ＥＰＲＯＭセルは二重
ゲート型電界効果（即ち、ＭＯＳ）トランジスタであ
る。
ル領域を有しており、セルのチャンネル領域の一部の上
方に存在するパターン形成した第一ポリシリコン層から
浮遊ゲートが形成されており、且つその浮遊ゲートの上
方にパターン形成した第二ポリシリコン層から制御ゲー
トが形成されている。従って、各ＥＰＲＯＭセルは二重
ゲート型電界効果（即ち、ＭＯＳ）トランジスタであ
る。
【００１９】該トランジスタのチャンネル領域は、二つ
の個別的なＰＮ接合によってソース及びドレインから分
離されている。これら二つのＰＮ接合のうちの一方は、
比較的急峻なドーピング勾配を有しており、セルの書込
を行うために使用されるホットエレクトロンを発生させ
るのに適しており、且つ他方のＰＮ接合は比較的緩やか
なドーピング勾配を有しており、それはホットエレクト
ロンの発生を実質的に減少させ、その際に隣のセルの書
込を発生することなしに、１個のセルのみの書込を行う
ことを可能としている。
の個別的なＰＮ接合によってソース及びドレインから分
離されている。これら二つのＰＮ接合のうちの一方は、
比較的急峻なドーピング勾配を有しており、セルの書込
を行うために使用されるホットエレクトロンを発生させ
るのに適しており、且つ他方のＰＮ接合は比較的緩やか
なドーピング勾配を有しており、それはホットエレクト
ロンの発生を実質的に減少させ、その際に隣のセルの書
込を発生することなしに、１個のセルのみの書込を行う
ことを可能としている。
【００２０】好適実施形態においては、Ｎ＋基板領域を
有する平行なビットラインが、平行な列のＭＯＳトラン
ジスタ装置のドレイン領域及びソース領域を形成してい
る。各ビットラインは２個の横方向の端部領域を有して
いる。Ｎ−注入領域が、各ビットラインの一方の横方向
端部領域とオーバーラップしており、その際に各ＭＯＳ
トランジスタ装置のドレインとチャンネルとの間に傾斜
型のＰＮ接合を形成している。このことは、ドレインに
よるホットエレクトロンの発生を実質的に防止してお
り、且つ最も近い隣のセルの書込を行うことなしに、１
個のセルのみの書込を行うことを可能としている。第二
のＰ−注入領域は、各ビットラインの他方の横方向端部
領域とオーバーラップしており、各隣接するＭＯＳトラ
ンジスタ装置のソースとチャンネルとの間に急峻なＰＮ
接合を形成しており、その際にホットエレクトロンの発
生を向上させており、そのことはセルの書込を一層効率
的なものとさせている。
有する平行なビットラインが、平行な列のＭＯＳトラン
ジスタ装置のドレイン領域及びソース領域を形成してい
る。各ビットラインは２個の横方向の端部領域を有して
いる。Ｎ−注入領域が、各ビットラインの一方の横方向
端部領域とオーバーラップしており、その際に各ＭＯＳ
トランジスタ装置のドレインとチャンネルとの間に傾斜
型のＰＮ接合を形成している。このことは、ドレインに
よるホットエレクトロンの発生を実質的に防止してお
り、且つ最も近い隣のセルの書込を行うことなしに、１
個のセルのみの書込を行うことを可能としている。第二
のＰ−注入領域は、各ビットラインの他方の横方向端部
領域とオーバーラップしており、各隣接するＭＯＳトラ
ンジスタ装置のソースとチャンネルとの間に急峻なＰＮ
接合を形成しており、その際にホットエレクトロンの発
生を向上させており、そのことはセルの書込を一層効率
的なものとさせている。
【００２１】
【実施例】図４を参照すると、非対称的なセルを有する
ＥＰＲＯＭ装置２５０が示されている。この装置は、Ｐ
−シリコン基板２５２内に形成されている。セル２５４
などのような各ＥＰＲＯＭセルは、第一ポリシリコン層
（ポリ１）から形成した浮遊ゲート２５６を有すると共
に、ポリシリコンバッファ又はポリバッファ層と呼ばれ
る第二ポリシリコン層から形成した制御ゲート２５８を
有している。ポリシリコンワードライン２６０が、ポリ
２と呼ばれる層の上に形成されたメモリ装置の特定の行
内のセルの制御ゲートの全てへ結合されている。
ＥＰＲＯＭ装置２５０が示されている。この装置は、Ｐ
−シリコン基板２５２内に形成されている。セル２５４
などのような各ＥＰＲＯＭセルは、第一ポリシリコン層
（ポリ１）から形成した浮遊ゲート２５６を有すると共
に、ポリシリコンバッファ又はポリバッファ層と呼ばれ
る第二ポリシリコン層から形成した制御ゲート２５８を
有している。ポリシリコンワードライン２６０が、ポリ
２と呼ばれる層の上に形成されたメモリ装置の特定の行
内のセルの制御ゲートの全てへ結合されている。
【００２２】ポリ１浮遊ゲート２５６及びポリシリコン
バッファ制御ゲート２５８は、絶縁層２６２によって分
離されている。好適実施例においては、この絶縁層２６
２は「ＯＮＯ（酸化物／窒化物／酸化物）」サンドイッ
チ構成を有しており、それは窒化シリコン層と、その上
下に酸化シリコン層を配設した構造を有している。
バッファ制御ゲート２５８は、絶縁層２６２によって分
離されている。好適実施例においては、この絶縁層２６
２は「ＯＮＯ（酸化物／窒化物／酸化物）」サンドイッ
チ構成を有しており、それは窒化シリコン層と、その上
下に酸化シリコン層を配設した構造を有している。
【００２３】各セルのゲート２５６及び２５８は、二酸
化シリコン２７０の平坦化した領域によって隣のセルか
ら分離されている。当業者によって理解される如く、ポ
リシリコンバッファ２５８の目的は、各セルの制御ゲー
ト２５８を形成すること以外に、製造プロセスの酸化物
平坦化ステップ期間中に、二つのゲート２５６及び２５
８の間の絶縁層２６２を保護するためである。換言する
と、このようなポリシリコンバッファを形成することに
より、ＯＮＯ絶縁層２６２が保護されて一方セル間の酸
化物領域２７０はカットバックされてポリ２層以下に回
路を平坦化させる。
化シリコン２７０の平坦化した領域によって隣のセルか
ら分離されている。当業者によって理解される如く、ポ
リシリコンバッファ２５８の目的は、各セルの制御ゲー
ト２５８を形成すること以外に、製造プロセスの酸化物
平坦化ステップ期間中に、二つのゲート２５６及び２５
８の間の絶縁層２６２を保護するためである。換言する
と、このようなポリシリコンバッファを形成することに
より、ＯＮＯ絶縁層２６２が保護されて一方セル間の酸
化物領域２７０はカットバックされてポリ２層以下に回
路を平坦化させる。
【００２４】図示した如く、セル２５４下側のチャンネ
ル２７２に隣接するビットラインＢＬ１及びＢＬ２は非
対称的である。各々は、一方の横方向側部上にＮ−ドー
プ注入領域２８０を有すると共に、該ビットラインの他
方の横方向側部上にＰ−ドープ注入領域２８２を有して
いる。その結果、このトランジスタのチャンネル領域２
７２は、二つの別個のタイプのＰＮ接合によって、ソー
ス及びドレイン拡散領域へ結合されている。Ｐ−注入領
域２８２とビットラインＢＬ１との接合に位置されたＰ
Ｎ接合は、比較的急峻なドーピング勾配を有しており、
セルの書込を行うために使用されるホットエレクトロン
を発生させるのに適している。一方、Ｎ−注入領域２８
０がビットラインＢＬ１とオーバーラップする位置に設
けられた他方のＰＮ接合は、比較的緩やかなドーピング
勾配を有しており、それはホットエレクトロンの発生を
実質的に防止する。Ｎ−注入領域２８０近くのゆっくり
としたＰＮ勾配は、最も近くの隣のセルを書き込むこと
なしに、１個のセルのみ（例えば、セル２５４）を書き
込むことを可能とする。即ち、セル２５４の左側のセル
即ち、セル２９０）は、セル２５４の書込が行われる場
合に、ビットラインＢＬ２からのホットエレクトロンに
よって書込が行われることはない。
ル２７２に隣接するビットラインＢＬ１及びＢＬ２は非
対称的である。各々は、一方の横方向側部上にＮ−ドー
プ注入領域２８０を有すると共に、該ビットラインの他
方の横方向側部上にＰ−ドープ注入領域２８２を有して
いる。その結果、このトランジスタのチャンネル領域２
７２は、二つの別個のタイプのＰＮ接合によって、ソー
ス及びドレイン拡散領域へ結合されている。Ｐ−注入領
域２８２とビットラインＢＬ１との接合に位置されたＰ
Ｎ接合は、比較的急峻なドーピング勾配を有しており、
セルの書込を行うために使用されるホットエレクトロン
を発生させるのに適している。一方、Ｎ−注入領域２８
０がビットラインＢＬ１とオーバーラップする位置に設
けられた他方のＰＮ接合は、比較的緩やかなドーピング
勾配を有しており、それはホットエレクトロンの発生を
実質的に防止する。Ｎ−注入領域２８０近くのゆっくり
としたＰＮ勾配は、最も近くの隣のセルを書き込むこと
なしに、１個のセルのみ（例えば、セル２５４）を書き
込むことを可能とする。即ち、セル２５４の左側のセル
即ち、セル２９０）は、セル２５４の書込が行われる場
合に、ビットラインＢＬ２からのホットエレクトロンに
よって書込が行われることはない。
【００２５】「ホットエレクトロンの発生を実質的に防
止する」という文章の意味は、隣接する浮遊ゲートの著
しい書込（即ち、ホットエレクトロンの浮遊ゲート内へ
の注入）が存在しない程度にホットエレクトロンの発生
が実質的に減少されることである。ホットエレクトロン
の発生は完全に抑圧されるものではないが、Ｎ−注入領
域２８０によって形成される緩慢な勾配によって実質的
に抑圧される。
止する」という文章の意味は、隣接する浮遊ゲートの著
しい書込（即ち、ホットエレクトロンの浮遊ゲート内へ
の注入）が存在しない程度にホットエレクトロンの発生
が実質的に減少されることである。ホットエレクトロン
の発生は完全に抑圧されるものではないが、Ｎ−注入領
域２８０によって形成される緩慢な勾配によって実質的
に抑圧される。
【００２６】注意すべきことであるが、図３に示した従
来の非対称的なＥＰＲＯＭセルと異なり、本発明におけ
るビットライン拡散領域は、隣接する列のセルの浮遊ゲ
ートと全く自己整合されており、その際にマスク不整合
（それは、図３におけるセルのスケールダウンを阻止す
る）の蓋然性を除去している。このことは、ますます小
型の設計基準で形成されるセルを使用することを可能と
する重要な特徴である。本発明においては、最も近くの
隣のセルの書込動作は、オーバーラップし且つより深い
Ｎ−注入領域２８０を形成することによって防止されて
おり、該領域は、ホットエレクトンを効率的に発生する
ものではない緩慢な勾配のＰＮ接合を形成する。このこ
とは、ビットライン拡散領域の両側でホットエレクトロ
ンを発生し、隣接するセルのひとつからビットラインを
充分遠くに離隔させて該セルの書込を回避している従来
の非対称的なセルと異なっている。
来の非対称的なＥＰＲＯＭセルと異なり、本発明におけ
るビットライン拡散領域は、隣接する列のセルの浮遊ゲ
ートと全く自己整合されており、その際にマスク不整合
（それは、図３におけるセルのスケールダウンを阻止す
る）の蓋然性を除去している。このことは、ますます小
型の設計基準で形成されるセルを使用することを可能と
する重要な特徴である。本発明においては、最も近くの
隣のセルの書込動作は、オーバーラップし且つより深い
Ｎ−注入領域２８０を形成することによって防止されて
おり、該領域は、ホットエレクトンを効率的に発生する
ものではない緩慢な勾配のＰＮ接合を形成する。このこ
とは、ビットライン拡散領域の両側でホットエレクトロ
ンを発生し、隣接するセルのひとつからビットラインを
充分遠くに離隔させて該セルの書込を回避している従来
の非対称的なセルと異なっている。
【００２７】図５を参照すると、図４に示したＥＰＲＯ
Ｍメモリ装置用の第一及び第二ポリシリコンマスクを概
略平面図で示してある。ポリ１浮遊ゲート層１は、初期
的に、連続的な垂直のコラム、即ち列として形成されて
いる。これらのポリ１の列は、ビットラインを形成する
ためのＮ＋拡散を行う場合に基板をマスクするために使
用される。次いで、ポリ２層を付着形成し且つポリ２層
用のマスクを形成した後に、ポリ２によって保護されて
いないポリ１層の部分がエッチング除去される。図５か
ら理解される如く、０．８ミクロン設計基準を使用した
各ＥＰＲＯＭセル１５４（図５におけるクロスハッチし
た区域参照）によって占有される領域は各側部が１．６
ミクロンであり、全面積は２．５６平方ミクロンであ
る。
Ｍメモリ装置用の第一及び第二ポリシリコンマスクを概
略平面図で示してある。ポリ１浮遊ゲート層１は、初期
的に、連続的な垂直のコラム、即ち列として形成されて
いる。これらのポリ１の列は、ビットラインを形成する
ためのＮ＋拡散を行う場合に基板をマスクするために使
用される。次いで、ポリ２層を付着形成し且つポリ２層
用のマスクを形成した後に、ポリ２によって保護されて
いないポリ１層の部分がエッチング除去される。図５か
ら理解される如く、０．８ミクロン設計基準を使用した
各ＥＰＲＯＭセル１５４（図５におけるクロスハッチし
た区域参照）によって占有される領域は各側部が１．６
ミクロンであり、全面積は２．５６平方ミクロンであ
る。
【００２８】図６（Ａ）乃至（Ｄ）を参照すると、図４
及び５に示したＥＰＲＯＭセル２５４以下の如くに製造
される。出発物質は、Ｐ−型の単結晶シリコンからなる
ウエハである。図示した基板２５２はウエハの一部を構
成するものである。初期的にウエハを用意し且つフィー
ルド酸化膜を形成するステップは当業者に公知であり、
従って、その説明については割愛する。
及び５に示したＥＰＲＯＭセル２５４以下の如くに製造
される。出発物質は、Ｐ−型の単結晶シリコンからなる
ウエハである。図示した基板２５２はウエハの一部を構
成するものである。初期的にウエハを用意し且つフィー
ルド酸化膜を形成するステップは当業者に公知であり、
従って、その説明については割愛する。
【００２９】図６（Ａ）を参照すると、本製造プロセス
の説明は、上方にポリシリコンバッファを有する浮遊ゲ
ートを形成し且つ平坦化した後から開始する。この時点
に到達するまでのステップは以下の如きシーケンスを有
している。 （１）約２００乃至３００Åの薄いゲート酸化膜２９２
を形成する。 （２）その上側にポリ１浮遊ゲート層を付着形成し、且
つそれに燐を導入して高度に導電性とさせる。 （３）ＯＮＯ絶縁層２６２を形成する。 （４）ポリシリコンバッファ層を付着形成する。 （５）従来のホトレジストマスキング及びエッチングを
使用してポリ１コラム（列）をパターン形成し且つエッ
チングする。
の説明は、上方にポリシリコンバッファを有する浮遊ゲ
ートを形成し且つ平坦化した後から開始する。この時点
に到達するまでのステップは以下の如きシーケンスを有
している。 （１）約２００乃至３００Åの薄いゲート酸化膜２９２
を形成する。 （２）その上側にポリ１浮遊ゲート層を付着形成し、且
つそれに燐を導入して高度に導電性とさせる。 （３）ＯＮＯ絶縁層２６２を形成する。 （４）ポリシリコンバッファ層を付着形成する。 （５）従来のホトレジストマスキング及びエッチングを
使用してポリ１コラム（列）をパターン形成し且つエッ
チングする。
【００３０】これらの処理ステップは当業者にとって公
知の処理ステップであり従ってその詳細な説明は割愛す
る。
知の処理ステップであり従ってその詳細な説明は割愛す
る。
【００３１】図６（Ｂ）に示した如く、次のステップ
は、Ｎ＋ビットライン拡散領域２９４を形成することで
ある。好適実施例においては、拡散領域２９４は、Ｎ＋
イオン（即ち、砒素）を使用して形成する。この注入
は、浮遊ゲート２５６と自己整合されており、且つビッ
トライン拡散領域２９４とチャンネル２７２との間に急
峻なＰＮ接合を発生させる。図６（Ｃ）において、約半
分の各々のビットライン拡散領域をマスク３００によっ
てマスクし、且つＮ−イオン（好適には、燐）注入を行
ってＮ−領域２８０を形成する。図６（Ｃ）に示した形
状を参照すると良い。
は、Ｎ＋ビットライン拡散領域２９４を形成することで
ある。好適実施例においては、拡散領域２９４は、Ｎ＋
イオン（即ち、砒素）を使用して形成する。この注入
は、浮遊ゲート２５６と自己整合されており、且つビッ
トライン拡散領域２９４とチャンネル２７２との間に急
峻なＰＮ接合を発生させる。図６（Ｃ）において、約半
分の各々のビットライン拡散領域をマスク３００によっ
てマスクし、且つＮ−イオン（好適には、燐）注入を行
ってＮ−領域２８０を形成する。図６（Ｃ）に示した形
状を参照すると良い。
【００３２】次に、ステップ６（Ｄ）において、マスク
３００を除去し、且つ相補的なマスク３０２を形成し
て、ビットライン拡散領域の他方の半分に対する窓を開
放する。Ｐ−イオン（好適には、ボロン）を注入して、
図６（Ｄ）に示した如く、Ｐ−領域２８２を形成する。
ステップ６（Ｃ）及び（Ｄ）の順番は問題ではなく、そ
れらの順番を逆にすることも可能である。更に、ビット
ライン注入ステップ（図６（Ｂ）に示したステップ）は
その後に簡単な加熱ステップを行うことが可能であり、
この加熱ステップにより、ビットライン拡散を予め定義
した目標とするドーピング分布とさせるべくドライブさ
せることが可能である。注意すべきことであるが、注入
ステップ６（Ｃ）及び（Ｄ）の後にアニーリングステッ
プは必要ではない。何故ならば、爾後の処理ステップ
で、注入イオンを活性化させるのに充分な熱を使用する
からである。
３００を除去し、且つ相補的なマスク３０２を形成し
て、ビットライン拡散領域の他方の半分に対する窓を開
放する。Ｐ−イオン（好適には、ボロン）を注入して、
図６（Ｄ）に示した如く、Ｐ−領域２８２を形成する。
ステップ６（Ｃ）及び（Ｄ）の順番は問題ではなく、そ
れらの順番を逆にすることも可能である。更に、ビット
ライン注入ステップ（図６（Ｂ）に示したステップ）は
その後に簡単な加熱ステップを行うことが可能であり、
この加熱ステップにより、ビットライン拡散を予め定義
した目標とするドーピング分布とさせるべくドライブさ
せることが可能である。注意すべきことであるが、注入
ステップ６（Ｃ）及び（Ｄ）の後にアニーリングステッ
プは必要ではない。何故ならば、爾後の処理ステップ
で、注入イオンを活性化させるのに充分な熱を使用する
からである。
【００３３】要するに、Ｎ−及びＰ−注入での交互のビ
ットラインソース／ドレイン調整によってセルの非対称
性が形成される。０．８ミクロンの設計基準を使用する
ことにより、０．２５ミクロンの整合公差でクリティカ
ルな０．８ミクロンク最小ライン幅マスクを介してＮ−
領域２８０を注入させることが可能である。Ｎ−領域２
８０は、緩慢な勾配の傾斜接合を形成し、且つホットエ
レクトロンの発生を減少させ且つ事実上排除することに
より、最も近い隣のセルが書き込まれることを防止す
る。
ットラインソース／ドレイン調整によってセルの非対称
性が形成される。０．８ミクロンの設計基準を使用する
ことにより、０．２５ミクロンの整合公差でクリティカ
ルな０．８ミクロンク最小ライン幅マスクを介してＮ−
領域２８０を注入させることが可能である。Ｎ−領域２
８０は、緩慢な勾配の傾斜接合を形成し、且つホットエ
レクトロンの発生を減少させ且つ事実上排除することに
より、最も近い隣のセルが書き込まれることを防止す
る。
【００３４】Ｐ−注入は、更なるセル非対称性を与え
る。Ｐ−領域２８２は、Ｎ−マスク３００と類似してい
るがセルアレイにおいて鏡像類似の関係にあるクリティ
カルなマスク３０２で注入される。Ｐ−領域２８２は、
ホットエレクトロンの発生効率を改良することによりセ
ルの書込動作を向上させている。又、Ｐ−領域２８２
は、ドレインのターンオンを減少させることに貢献し、
且つトランジスタチャンネルを幅広とさせることにより
ビットラインからビットラインへのパンチする性能を改
善している。これらの処理ステップに続いてフィールド
酸化膜を成長させ、次いでその結果得られる構成を平坦
化させる。次いで、ポリ２を付着形成し且つドーピング
してそれを導電性とさせる。次いで、従来のホトレジス
トマスキング及びエッチングを使用して、ポリ２層をパ
ターン形成し且つエッチングする。注意すべきことであ
るが、このステップは、ポリ２ワードライン下側に位置
することのないポリ１領域をエッチング除去する。注意
すべきことであるが、上述した平坦化ステップは、自己
整合したスタック型ゲートエッチング期間中に、Ｎ＋ビ
ットラインへトレンチング（断線）を防止するために必
要である。図５を参照すると、平坦化処理が行われない
場合には、後のエッチステップ（ポリ２ワードラインの
下側に位置することのないポリ１領域に対するもの）
が、Ｎ＋ビットラインが位置されている基板の部分をエ
ッチングし、その際にＮ＋ビットライン内に断線を形成
することとなる。最後に、当業者によって理解される如
く、メタル層を付着形成し且つパターン形成し、且つコ
ンタクト窓を介して通常の対応で下側に存在する拡散領
域及びポリシリコン領域と接続させて完成した装置とさ
せる。
る。Ｐ−領域２８２は、Ｎ−マスク３００と類似してい
るがセルアレイにおいて鏡像類似の関係にあるクリティ
カルなマスク３０２で注入される。Ｐ−領域２８２は、
ホットエレクトロンの発生効率を改良することによりセ
ルの書込動作を向上させている。又、Ｐ−領域２８２
は、ドレインのターンオンを減少させることに貢献し、
且つトランジスタチャンネルを幅広とさせることにより
ビットラインからビットラインへのパンチする性能を改
善している。これらの処理ステップに続いてフィールド
酸化膜を成長させ、次いでその結果得られる構成を平坦
化させる。次いで、ポリ２を付着形成し且つドーピング
してそれを導電性とさせる。次いで、従来のホトレジス
トマスキング及びエッチングを使用して、ポリ２層をパ
ターン形成し且つエッチングする。注意すべきことであ
るが、このステップは、ポリ２ワードライン下側に位置
することのないポリ１領域をエッチング除去する。注意
すべきことであるが、上述した平坦化ステップは、自己
整合したスタック型ゲートエッチング期間中に、Ｎ＋ビ
ットラインへトレンチング（断線）を防止するために必
要である。図５を参照すると、平坦化処理が行われない
場合には、後のエッチステップ（ポリ２ワードラインの
下側に位置することのないポリ１領域に対するもの）
が、Ｎ＋ビットラインが位置されている基板の部分をエ
ッチングし、その際にＮ＋ビットライン内に断線を形成
することとなる。最後に、当業者によって理解される如
く、メタル層を付着形成し且つパターン形成し、且つコ
ンタクト窓を介して通常の対応で下側に存在する拡散領
域及びポリシリコン領域と接続させて完成した装置とさ
せる。
【００３５】図７を参照すると、本発明の第二実施例を
組み込んだＥＰＲＯＭ装置３２０の概略断面図が示され
ている。この変形例においては、各セル３３２，３２４
は、より幅広のポリシリコンバッファ３３０を有してお
り、それはポリ１浮遊ゲート３３２に直接的に接続され
ている。ビットライン拡散領域３３４はこれらのセルに
おいて一層幅広であり、０．８ミクロンではなく１．４
ミクロンの幅を有している。
組み込んだＥＰＲＯＭ装置３２０の概略断面図が示され
ている。この変形例においては、各セル３３２，３２４
は、より幅広のポリシリコンバッファ３３０を有してお
り、それはポリ１浮遊ゲート３３２に直接的に接続され
ている。ビットライン拡散領域３３４はこれらのセルに
おいて一層幅広であり、０．８ミクロンではなく１．４
ミクロンの幅を有している。
【００３６】これらのセルにおける酸化物／窒化物／酸
化物絶縁層３３６は、ポリバッファ３３０とポリ２ワー
ドライン３４０との間に形成されている。第一実施例
（図４に示したもの）と同一のＮ−及びＰ−注入領域２
８０及び２８２が、非対称的なセルを形成するために使
用される。
化物絶縁層３３６は、ポリバッファ３３０とポリ２ワー
ドライン３４０との間に形成されている。第一実施例
（図４に示したもの）と同一のＮ−及びＰ−注入領域２
８０及び２８２が、非対称的なセルを形成するために使
用される。
【００３７】このセル構成は、ゲート結合比（即ち、浮
遊ゲート３３２に対するポリ２ワードライン３４０の結
合）を改善し、且つポリ１浮遊ゲート間に形成した平坦
部上方のポリシリコン翼部の付加によりドレインがター
ンオンすることの可能性を減少させている。ポリシリコ
ンバッファ３３０の形状から理解される如く、Ｎ−及び
Ｐ−注入は、ポリシリコンバッファ３３０の形成前に実
施されねばならない。このＥＰＲＯＭセル３２２は、図
４に示したＥＰＲＯＭセルよりも幾分大型であるが
（２．２ミクロン×１．６ミクロン、全面積が３．５２
平方ミクロン）、このセルは、より良好な性能特性を有
しており、従って、この構成をより小型の設計基準へス
ケールダウンさせることが可能である。
遊ゲート３３２に対するポリ２ワードライン３４０の結
合）を改善し、且つポリ１浮遊ゲート間に形成した平坦
部上方のポリシリコン翼部の付加によりドレインがター
ンオンすることの可能性を減少させている。ポリシリコ
ンバッファ３３０の形状から理解される如く、Ｎ−及び
Ｐ−注入は、ポリシリコンバッファ３３０の形成前に実
施されねばならない。このＥＰＲＯＭセル３２２は、図
４に示したＥＰＲＯＭセルよりも幾分大型であるが
（２．２ミクロン×１．６ミクロン、全面積が３．５２
平方ミクロン）、このセルは、より良好な性能特性を有
しており、従って、この構成をより小型の設計基準へス
ケールダウンさせることが可能である。
【００３８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 第一の従来のＥＰＲＯＭセルを示した概略断
面図。
面図。
【図２】 第二の従来のＥＰＲＯＭセルを示した概略断
面図。
面図。
【図３】 第三の従来のＥＰＲＯＭセルを示した概略断
面図。
面図。
【図４】 本発明の好適実施例に基づいて製造した半導
体装置を示した概略断面図。
体装置を示した概略断面図。
【図５】 図４に示したＥＰＲＯＭメモリ装置に対する
第一及び第二ポリシリコンマスクを示した概略平面図。
第一及び第二ポリシリコンマスクを示した概略平面図。
【図６】 （Ａ）乃至（Ｄ）は本発明の一実施例に基づ
いてＥＰＲＯＭ装置を製造する各段階における状態を示
した概略断面図。
いてＥＰＲＯＭ装置を製造する各段階における状態を示
した概略断面図。
【図７】 本発明の第二の好適実施例に基づいて構成し
た半導体装置を示した概略断面図。
た半導体装置を示した概略断面図。
２５０ ＥＰＲＯＭ装置 ２５２ Ｐ−シリコン基板 ２５４ ＥＰＲＯＭセル ２５６ 浮遊ゲート ２５８ 制御ゲート ２６０ ポリシリコンワードライン ２６２ ＯＮＯ絶縁層 ２７０ 二酸化シリコン ２８０ Ｎ−ドープ注入領域 ２８２ Ｐ−ドープ注入領域 ＢＬ ビットライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルバート エム． バージモント アメリカ合衆国， カリフォルニア 95129， サン ノゼ， キャッスル レーン 5512 (56)参考文献 特開 平２−372（ＪＰ，Ａ) 特開 昭62−24675（ＪＰ，Ａ) 特開 平１−152673（ＪＰ，Ａ) 特開 平２−87578（ＪＰ，Ａ) 特開 平１−117066（ＪＰ，Ａ) 特開 昭62−113474（ＪＰ，Ａ) ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ ＥＳ、ＶＯＬ．37，ＮＯ．４（1990）ｐ ｐ1046−1051 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】 非対称的で電気的に書込み可能であり非
揮発性の浮遊ゲート半導体メモリセルからなるアレイに
おいて、第一導電型の半導体基板が設けられており、前
記第一導電型と反対導電型の基板領域を有する複数個の
平行なビットラインが設けられており、前記半導体基板
内にＭＯＳトランジスタ装置のアレイが形成されてお
り、各ＭＯＳトランジスタは、前記ビットラインの一つ
を有するソースと、前記ビットラインの別の一つを有す
るドレインと、前記ソースとドレインとの間のチャンネ
ル区域と、前記チャンネル区域の上方に存在する前記ソ
ース及びドレインと自己整合した浮遊ゲートと、前記浮
遊ゲートの上方に存在する制御ゲートとを有しており、
前記各ビットラインは二つの横方向端部領域を有してお
り、前記横方向端部領域の第一のものは一列の前記ＭＯ
Ｓトランジスタ装置のドレインを形成しており且つ前記
横方向端部領域の第二のものは別の一列の前記ＭＯＳト
ランジスタ装置のソースを形成しており、前記各ビット
ラインは前記横方向端部領域の前記第一のものとオーバ
ーラップする前記反対導電型の第一注入領域を有してお
り、前記第一注入領域は傾斜ＰＮ接合を形成して前記Ｍ
ＯＳトランジスタ装置のドレインによって発生されるホ
ットエレクトロンの発生を実質的に防止しており、前記
各ビットラインは前記横方向端部領域の前記第二のもの
とオーバーラップする前記第一導電型の第二注入領域を
有しており、前記第二注入領域は急峻なＰＮ接合を形成
して前記ＭＯＳトランジスタ装置のソースによるホット
エレクトロンの発生を向上させることを特徴とするメモ
リセルからなるアレイ。 - 【請求項２】 非対称的で電気的に書込可能であり、非
揮発性の浮遊ゲート半導体メモリセルからなるアレイを
製造する方法において、第一導電型の半導体基板を用意
し、薄いゲート酸化膜及びその上側に第一ポリシリコン
層のポリシリコン浮遊ゲートの平行なラインを形成し、
前記ポリシリコン浮遊ゲートをマスクとして使用して前
記半導体基板内にドーパントを導入して前記第一導電型
と反対の第二導電型の複数個の平行なビットラインを前
記ポリシリコン浮遊ゲートに自己整合させて形成し、前
記各ビットラインは二つの横方向端部領域を有してお
り、前記横方向端部領域の第一のものは一列のＭＯＳト
ランジスタ装置に対するソースを有しており、且つ前記
横方向端部領域の第二のものは隣接する列のＭＯＳトラ
ンジスタ装置に対するドレインを有しており、前記横方
向端部領域の前記第一のものとオーバーラップする前記
半導体基板の第一注入領域内に前記第二導電型のドーパ
ントを注入し、前記第一注入領域は傾斜ＰＮ接合を形成
して前記ＭＯＳトランジスタ装置のドレインによるホッ
トエレクトロンの発生を実質的に防止し、前記横方向端
部領域の前記第二のものとオーバーラップする前記半導
体基板の第二注入領域内に前記第一導電型のドーパント
を注入し、前記第二注入領域は急峻なＰＮ接合を形成し
て前記ＭＯＳトランジスタ装置のソースによるホットエ
レクトロンの発生を向上させる、上記各ステップを有す
ることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US546378 | 1990-06-29 | ||
| US07/546,378 US5032881A (en) | 1990-06-29 | 1990-06-29 | Asymmetric virtual ground EPROM cell and fabrication method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06342918A JPH06342918A (ja) | 1994-12-13 |
| JP3249148B2 true JP3249148B2 (ja) | 2002-01-21 |
Family
ID=24180168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15895491A Expired - Lifetime JP3249148B2 (ja) | 1990-06-29 | 1991-06-28 | 非対称的仮想接地ｅｐｒｏｍセル及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5032881A (ja) |
| EP (1) | EP0464432A3 (ja) |
| JP (1) | JP3249148B2 (ja) |
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| JP3124101B2 (ja) * | 1992-01-30 | 2001-01-15 | ローム株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
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|---|
| ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ、ＶＯＬ．３７，ＮＯ．４（１９９０）ｐｐ１０４６−１０５１ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0464432A2 (en) | 1992-01-08 |
| US5032881A (en) | 1991-07-16 |
| EP0464432A3 (en) | 1993-02-24 |
| JPH06342918A (ja) | 1994-12-13 |
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