KR0150224B1 - 반도체집적회로장치 및 그 제조방법 - Google Patents

반도체집적회로장치 및 그 제조방법

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KR0150224B1
KR0150224B1 KR1019910000246A KR910000246A KR0150224B1 KR 0150224 B1 KR0150224 B1 KR 0150224B1 KR 1019910000246 A KR1019910000246 A KR 1019910000246A KR 910000246 A KR910000246 A KR 910000246A KR 0150224 B1 KR0150224 B1 KR 0150224B1
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도시아끼 니시모또
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미다 가쓰시게
가부시끼가이샤 히다찌세이사꾸쇼
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Abstract

부동게이트전극과 제어게이트전극을 갖는 전계효과트랜지스터로 메모리셀을 구성하는 불휘발성기억기능을 마련한 반도체집적회로장치로서, 소자간분리용의 제1절연막을 부동게이트전극 사이에 매입하는 것으로 구성함과 동시에 전계효과트랜지스터의 드레인영역의 치수는 드레인영역에 인접하는 제1절연막 사이의 간격과 드레인영역에 인접하는 제어게이트 전극 사이의 간격으로 실질적으로 규정하며, 또 드레인영역과 접속된 데이터선의 간격과 드레인영역에 인접하는 각각의 제1절연막의 간격을 동일하게하며, 또한 드레인영역과 접속된 데이터선의 간격과 드레인영역에 인접하는 각각의 부동게이트전극 또는 제어게이트전극의 간격을 동일하게 구성한 것으로, 반도체집적회로장치의 집적도를 향상할 수 있음과 동시에 동작속도의 고속화를 도모하며, 또한 전기적 신뢰성을 향상시킬 수가 있다.

Description

반도체집적회로장치 및 그 제조방법
제1도는 본 발명의 실시예1인 EPROM의 메모리셀에레이의 등가회로도.
제2도는 본 발명의 실시예1인 EPROM의 메모리셀어레이의 평면도.
제3도 a는 제2도의 Ⅰ-Ⅰ선을 절단한 단면도.
제3도 b는 제2도의 Ⅱ-Ⅱ선을 절단한 단면도.
제3도 c는 제2도의 Ⅲ-Ⅲ선을 절단한 단면도.
제4도 a 내지 제4도 m은 본 발명의 실시예 1인 EPROM의 각 제조공정마다 도시한 주요부단면도.
제5도 및 제6도는 본 발명의 실시예 1인 EPROM의 메모리셀어레이의 소정의 제조공정의 평면도.
제7도는 본 발명의 실시예 2인 반도체집적회로장치의 주요부 단면도.
제8도 a 및 제8도 b는 본발명의 실시예 2인 반도체집적회로장치의 각 제조공정마다 도시한 주요부 단면도.
제9도는 본발명의 실시예 3인 반도체집적회로장치의 주요부단면도.
제10도 a 및 제10도 b는 본발명의 실시예 3인 반도체집적회로장치의 각 제조공정마다 도시한 주요부단면도.
제11도는 본발명의 실시예 4인 일괄소거형 EEPROM의 주요부단면도.
제12도는 본발명의 실시예 5인 횡형마스크 ROM의 메모리셀어레이의 등가회로도.
제13도는 제12도의 횡형마스크 ROM의 메모리셀어레이의 평면도.
제14도 a는 제13도의 Ⅰ'-Ⅰ'선을 절단한 단면도.
제14도 b는 제13도의 Ⅱ'-Ⅱ'선을 절단한 단면도.
제14도 c는 제13도의 Ⅲ'-Ⅲ'선을 절단한 단면도.
제15도 a 및 제15도 b는 제12도의 횡형마스크 ROM을 각 제조공정마다 도시한 주요부단면도.
제16도는 본발명의 실시예 6인 종형마스크 ROM의 메모리셀어레이의 등가회로도.
제17도는 제16도의 종형마스크 ROM의 메모리셀어레이의 평면도.
제18도는 제17도의 Ⅰ-Ⅰ선을 절단한 단면도.
* 도면의 주요부분에 대한 부호의 설명
M : 메모리셀 Q,Qm : 전계효과트랜지스터
12,14 : 웰영역 24,26,37 : 반도체영역
18 : 부동게이트전극 22 : 제어게이트전극
34,34A,36 : 절연막 38,SL : 소스선
44,DL : 데이타선 30 : 소자분리절연막
42 : 접속구멍
본발명은 반도체집적회로장치에 적용해서 유효한 기술에 관한 것으로, 특히 부동게이트전극과 제어게이트전극을 갖는 전계효과트랜지스터(FET)로 되는 1소자형의 메모리셀을 마련한 반도체집적회로장치에 적용해서 유효한 기술에 관한 것이다.
불휘발성기억기능을 갖는 반도체집적회로장치로서 EPROM(Erasable Programmable Read Only Memory) 및 일괄소거형 EEPROM(Electrically Ersable Programmable Read Only Memory)이 알려져 있다.
이들 반도체집적회로장치에 있어서, 정보를 기억하는 메모리셀은 반도체기판위에 제1의 절연막을 거쳐서 마련된 부동게이트전극과 부동게이트전극위에 제2의 절연막을 거쳐서 마련된 제어게이트전극을 갖는 전계효과트랜지스터에 의해서 구성되어 있다.
메모리셀을 구성하는 전계효과트랜지스터는 데이터선과 워드선의 교차부에 마련되어있고, 워드선은 전계효과트랜지스터의 제어게이트전극에 접속되어 있다. 전계 효과트랜지스터의 소스영역은 그것과 일체로 형성된 소스선(예를들면, n형의 반도체영역)에 접속되어있고, 드레인영역은 데이터선에 접속되어 있다. 상기 전계효과트랜지스터의 드레인영역과 데이터선은 메모리셀을 덮는 층간절연막에 형성된 접속구멍을 거쳐서 접속되어있다.
또, 상기 전계효과트랜지스터의 소자분리영역은 선택산화법에 의해 형성된 필드절연막으로 형성되어 있다.
상술한 메모리셀의 구조는, 예를들면 미국특허 NO.4663645, 또는 1985 IEDM Tech.Dig.pp616~619에 기재되어 있다.
본 발명자는 상술한 반도체집적회로장치의 메모리셀의 크기를 축소하는 기술을 검토한 결과, 다음과 같은 문제점이 발생하는 것을 발견하였다.
상기 소자분리영역을 부동게이트전극에 자기정합적으로 형성된 소자간분리홈으로 구성하는 것에 의해 소자분리영역의 폭을 축소해서 EPROM을 고집적화하는 기술이 제안되어 있다 (일본국 특허공개 공보소화 62-53180).
그러나 이 기술로는 소자분리영역의 폭을 축소하는 것에 의해 워드선이 연장하는 방향에 관해서 메모리셀의 크기를 축소할 수가 있지만 데이터선이 연장하는 방향에 관해서는 메모리셀 크기를 축소할 수 없다.
또, 상기 접속구멍은 층간절연막위에 형성된 포토레지스터에 패터닝을 실시하는 것으로 소정의 마스크를 형성하고, 이 마스크를 사용해서 에칭을 실시하는 것으로 형성된다. 이 접속구멍은 마스크맞춤 이유치수가 필요하게되므로 게이트전극 및 소자분리영역과 소정의 간격을 갖고 형성된다. 이 때문에 메모리셀의 드레인 영역측의 면적이 증대하므로 EPROM의 집적도가 저하한다.
본 발명의 목적은 불휘발성 기억기능을 갖는 반도체집적회로장치의 집적도를 향상할 수 있는 기술을 제공하는 것이다.
본발명의 다른 목적은 메모리셀을 제조공정에서의 최소가공치수로 형성할 수 있는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 정보의 라이트 동작속도 및 리트동작 속도의 고속화를 도모할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.
본 출원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
메모리셀이 부동게이트 전극과 제어게이트전극을 갖는 전계효과트랜지스터로되는 불휘발성기억기능을 마련한 반도체집적회로장치에 있어서, 소자간분리용의 소자분리절연막을 부동게이트전극사이에 상기 부동게이트전극에 대해서 자기정합적으로 매입하는 것으로 형성함과 동시에 상기 전계효과트래지스터의 드레인영역에 인접하는 소자분리절연막사이의 간격과 드레인영역에 인접하는 제어게이트전극사이의 간격으로 실질적으로 규정되는 치수를 갖는 드레인영역에 대해서 데이터선을 자기정합적으로 접속한다.
또, 상기 드레인영역과 상기 데이터선을 부동게이트전극 및 제어게이트전극의 측벽에 대해서 자기정합적으로 형성된 절연막과 소자분리절연막의 측벽에 대해서 자기정합적으로 형성된 절연막으로 규정된 접속구멍을 통해서 접속한다.
또, 소정방향으로 다수 배치되는 전계효과트랜지스터 각각의 소스영역 사이를 접속하는 소스선을 소스선에 인접하는 제어게이트전극 사이에 실질적으로 매입된 도전층으로 형성한다.
상술한 수단에 의하면 데이터선과 메모리셀의 전계효과트랜지스터의 드레인영역은 제조공정에서의 마스크맞춤여유치수를 필요로하지않고 접속할 수 있으므로 상기 드레인 영역에 인접하는 소자분리절연막 사이의 간격인 채널폭 및 상기 드레인영역에 인접하는 제어게이트전극사이의 간격으로 실질적으로 규정되는 상기 드레인영역의 치수를 제조공정에서의 마스크맞춤여유치수를 필요로 하지않는 가공치수로 형성할 수가 있다.
이것에 의해 메모리셀 크기를 축소할 수 있어 반도체집적회로장치의 집적도를 향상할 수가 있다.
또, 상기 채널폭 및 상기 드레인영역에 인접하는 제어게이트전극사이의 폭에 가해서 소자분리절연막의 폭을 제조공정에서의 마스크맞춤여유치수를 필요로하지 않고 형성할 수 있으므로 메모리셀을 제조공정에서의 마스크맞춤여유치수를 필요로 하지않는 가공치수로 형성할 수 있어 반도체집적회로장치의 집적도를 향상할 수가 있다.
또, 상기 제조공정에서의 마스크맞춤여유치수를 필요로 하지않는 가공치수를 제조공정에서의 최소가공치수로 규정하는 것에 의해 메모리셀을 제조공정에서의 최소가공치수로 형성할 수가 있다.
또한, 소스선을 반도체영역보다 비저항값이 작은 도전층으로 형성하고 있으므로 정보의 라이트동작속도 및 리드동작속도의 고속화를 도모할 수가 있다.
이하 본 발명의 구성에 대해서 실시예와 함께 설명한다. 또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 붙이고 그 반복적인 설명은 생략한다.
[실시예 1]
먼저, 제1도를 사용해서 본 발명의 제1실시예인 반도체집적회로장치의 메모리셀어레이의 회로구성을 설명한다.
제1도는 EPROM의 주요부를 도시한 등가회로도이다. 도면에서, (1)은 X 디코더, (2)는 Y 디코더, (3)은 라이트회로, (4)는 센스앰프이다.
X 디코더(1)에서는 워드선 WL이, Y 디코더(2)에서는 데이터선 DL이 각각 연장하고 있다. X 디코더(1)은 워드선 WL을 선택하도록 구성되어있고, Y 디코더(2)는 데이터선 DL을 선택하도록 구성되어 있다.
메모리셀 M은 각각의 워드선 WL과 데이터선 DL의 교차부에 배치되고, 도시한 바와같이 접속하고 있다. 메모리셀 M은 부동게이트전극과 소정의 워드선WL에 접속된 제어게이트전극을 갖는 2층 게이트구조의 전계효과트랜지스터 Q를 기본구조로서 구성되어 있다.
메로리셀 M의 전계효과트랜지스터 Q의 드레인영역은 데이터선마에 접속되고, 소스영역은 후술하는 바와 같이 접지선 SL에 접속되어 있다. 접지선 SL은 워드선 WL과 동일방향으로 연장하고 있다.
그리고, 매트릭스형상으로 배치된 여러개의 메모리셀 M에 의해서 메모리셀어레이가 구성되어 있다.
라이트회로(3)은 소정의 워드선을 선택하고, 그 워드선에 접속된 소정의 메모리셀에 정보를 라이트하기 위한 것이다.
센스앰프(4)는 메로리셀 M의 정보를 리드하기 위한 것이다.
다음에 본 실시예 1의 메로리셀의 구조를 설명한다.
제2도는 메모리셀 어레이의 일부의 평면도, 제3도 a는 제2도의 Ⅰ-Ⅰ선을 절단한 단면도, 제3도 b는 제2도의 Ⅱ-Ⅱ선을 절단한 단면도, 제3도 c는 Ⅲ-Ⅲ선을 절단한 단면도이다. 또한, 제2도는 도면을 보기쉽게 하기위해서 데이터선과 소스선 사이에 마련되는 층간절연막 이외의 절연막을 도시하지 않았다.
제2도 및 제3도 a,b,c에서, (10)은 실리콘단결정으로 되는 p-형 반도체기판, (12)는 잔도체기판의 주면부에 마련된 p-형 웰영역이다.
또한, 후술하지만 반도체기판(10)의 다른 영역의 주면부에는 디코더회로, 라이트회로 및 센스앰프등의 주변회로를 구성하는 상보형 MISFET(Metal Insulator Semiconductor FET)가 구성되어 있다. 상보형 MISFET는 n채널 MISFET, p채널 MISFET 각각을 조합해서 구성하고 있으며, p채널 MISFET는 반도체기판(10)의 주면부에 마련된 n-형 웰영역(14)의 주면에 구성되어 있다.
EPROM의 메모리셀 M은 전계효과트랜지스터 Q로 구성되어 있다. 메모리셀 M은 주로 p-형 웰영역(12), 게이트절연막(16), 부동게이트전극(18), 절연막(20), 제어게이트전극(22), 소스영역 및 드레인영역인 1쌍의 n형 반도체영역(24) 및 1쌍의 n+형 반도체영역(26)으로 구성되어 있다. 상기 p-형 웰영역(12)는 채널형성영역으로서 사용되고 있다.
즉, 메모리셀 M의 전계효과트랜지스터 Q는 2층게이트구조로, 그리고 LDD구조로 구성되어 있다. 상기 부동게이트전극(18)은 제조공정에서의 1층째의 게이트전극재료로 형성되고, 예를들면 저항값을 저감하는 불순물(인(P)또는 비소(AS))이 도입된 다결정규소막으로 형성되어 있다.
부동게이트전극(18)은 패터닝에 의해 열방향(소스선이 연장하는 방향)으로 소정의 폭 d1(채널폭)을 갖도록 형성되어 있다.
(28)은 p형채널 스토퍼영역이고, (30)은 소자분리절연막이다.
소자분리절연막(30)은 열방향으로 소정의 폭 d2를 갖고, 그리고 부동게이트전극(18)에 대해서 자기정합적으로 매입하도록 형성되어 있다. 즉, 상기 채널폭 d1은 드레인영역(24)에 인접하는 소자분리절연막 사이의 간격으로 규정되어 있다. 소자분리절연막(30)은, 예를들면 CVD로 퇴적시킨 산화규소막을 RIE(Reactive Ion Etching)등을 사용해서 에치백하는 것에 의해 부동게이트전극(18) 사이에 매입하도록 형성된다. 즉, 소자분리절연막(30)의 열방향의 폭 d2는 제조공정에서의 마스크맞춤여유치수가 필요없는 가공치수로 형성할 수가 있다.
제어게이트전극(22)는 제조공정에서의 2층째의 게이트전극재료로 형성되고, 예를들면 저항값을 저감하는 불순물이 도입된 다결정규소막으로 형성되어 있다.
또한, 제어게이트전극(22)는 단일층의 고융점 금속막 또는 고융점금속 실리사이드막 또는 다결정규소막 위에 고융점금속실리사이드막(WSi2,MOSi2 등)을 마련한 복합막으로 형성해도 된다.
제어게이트전극(22)는 패터닝(후술하는 중첩절단)에 의해 행방향(데이타선이 연장하는 방향)으로 소정의 간격 d3및 소정폭(채널길이) d4를 갖도록 형성되어 있다. 또, 제어게이트전극(22)의 폭 d4는 제조공정에서의 마스크맞춤여유치수를 필요로 하지않는 가공치수로 형성되어 있다. 이 제어게이트전극(22)는 열방향으로 인접해서 배치된 다른 메모리셀의 전계효과트랜지스터의 제어게이트전극(22)와 일체로 구성되어 워드선 WL을 구성하고 있다.
또, 메모리셀 M의 전계효과트랜지스터 Q의 드레인 영역은 드레인 영역에 인접하는 소자분리절연막 사이의 간격인 채널폭 d1및 제어게이트전극 사이의 간격 d3으로 규정되어 있다.
제어게이트전극(22)의 상부에는 상층의 도전층과의 절연내압을 확보하기 위해 절연막(32)가 형성되어 있다.
부동게이트전극(18) 및 제어게이트전극(22)의 측벽 위에는 상층의 도전층과의 절연내압을 확보하는 절연막(34) (측벽)가 부동게이트전극(18) 및 제어게이트전극(22)에 대해서 자기정합적으로 형성되어 있다. 또, 절연막(34)의 제조공정과 동일공정에 의해 소자분리절연막(30)의 측벽 위에 절연막(36) (측벽)이 소자분리절연막(30)에 대해서 자기정합적으로 형성되어 있다.
절연막(34), (36)은, 예를들면 CVD 로 퇴적시킨 산화규소막에 RIE 등의 이방성에칭을 실시하는 것에 의해 형성된다.
(37)은 n+형반도체영역이고, 이 반도체영역(37)은 p-형 웰영역 주면부에 형성되어 있다. 반도체영역(37) 위에는 소스선(SL) (38)이 형성되어 있다.
메모리셀 M의 전계효과트랜지스터 Q의 소스영역에는 절연막(34A) 사이에 매입된 도전층으로 형성된 소스선(SL) (38)이 접속하고 있다. 소스선(38)은 열방향으로 여러개 배치되는 전계효과트랜지스터 Q의 소스영역 각각에 접속되고, 열방향으로 연장해서 형성되어 있다. 상기 소스선(38)은, 예를들면 선택 CVD법을 사용해서 텅스텐(W)을 절연막(34) 사이에 매입하도록 형성된다.
소스선(38)은 제어게이트전극(22)와 대략 동일면으로 되도록 형성되어 있다. 또한, 소스선(38)은 저항값을 저감하는 불순물, 예를들면 p를 도프하면서 규소를 선택 성장하는 것에 의해서도 형성할 수가 있다.
이와같이 소스선(38)을 소스선(38)에 인접하는 제어게이트전극(22)사이 (간격 d3)에 매입된 도전층으로 형성하고 있으므로 소스선(38)에 인접하는 제어게이트전극(22)의 간격 d3을 제조공정에서의 마스크맞춤여유치수를 필요로 하지않는 가공치수로 형성할 수가 있다. 이것에의해 메모리셀 크기를 축소할 수 있어 집적도를 향상할 수가 있다. 또, 후술하는 바와같이 소스선(38)에 인접하는 제어게이트전극(22)사이의 간격 d3을 제조공정에서의 최소가공치수로 형성할 수가 있다. 또, 소스선(38)을 W과 같은 고융점금속으로 형성하고 있으므로 정보의 라이트동작속도 및 리드동작속도의 고속화를 도모할 수가 있다.
소스선(38)과 절연막(32)의 상부에는 상층의 도전층과의 절연내압을 확보하기 위해 층간절연막(40)이 형성되어 있다.
메모리셀M의 전계효과트랜지스터 Q의 드레인영역(24)에는 접속구멍(42)를 통해서 데이터선(이) (44)가 접속하고 있다 데이터선(44)는 층간절연막(40)위를 행방향으로 연장해서 마련되어 있다. 데이터선(44)는, 예를들면 고융점금속막으로 형성되어 있다. 또, 데이터선(44)는 저항값을 저감하는 불순물이 도입된 다결정규소막, 고융점 금속시리사이드막 또는 다결정규소막 위에 고융점 금속실리사이드막을 마련한 복합막(폴리사이드막)으로 형성해도 좋다. 즉, 데이터선(44)는 CVD, 스퍼터등으로 형성된다.
이와같이 CVD, 스퍼터등의 커버리지가 양호한 도전층을 데이터선을 구성하는 것에 의해 단차부, 예를들면 접속구멍(42)로 형성되는 단차부분에서의 데이터선(44)의 단선을 방지할 수 있으므로 EPROM의 전기적 신뢰성을 향상할 수가 있다.
접속구멍(42)는 데이터선(44)와의 접속축의 부동게이트전극(18) 및 제어게이트전극(22)의 측벽에 대해서 자기정합적으로 마련된 절연막(34)와 소자분리절연막(30)의 측벽에 대해서 자기정합적으로 마련된 절연막(36)에 둘러싸여서 구성되어 있다.
접속구멍(42)의 열린구멍 면적은 주로 채널폭 d1, 제어게이트전극(22)의 간격 d3및 절연막(34), (36)의 막두께(드레인 영역 끝부분으로 부터의 막두께)로 대략 규정된다. 즉, 접속구멍(42)내에서 데이터선(44)와 접속구멍(42)의 행방향끝부분에 위치하는 각각의 제어게이트전극(22)의 간격은 같게 되도록 형성되어 있다. 마찬가지로, 접속구멍(42)내에서 데이터선(44)와 접속구멍(42)의 열방향끝부분에 위치하는 각각의 소자분리절연막(30)의 간격은 같게 되도록 형성되어 있다.
이와같이 데이터선(44)는 드레인영역에 대해서 실질적으로 자기정합적으로 접속되어 있다.
데이터선(44)와 부동게이트전극(18) 및 제어게이트전극(22)의 절연내압은 제어게이트전극(22)위의 절연막(32)와 그 측벽위의 절연막(34)로 확보하고 있다. 즉, 접속구멍(42)는 채널폭 d1및 제어게이트전극(22)의 간격 d3에 대해서 제조공정에서의 마스크맞춤여유치수를 필요로 하지 않고 구성할 수가 있다.
이와같이 데이터선(44)와 메모리셀 M의 전계효과트랜지스터 Q의 드레인영역(24)는 제조공정에서의 마스크맞춤여유치수를 필요로 하지않고 접속할 수 있으므로 채널폭 d1및 제어게이트전극(22)사이의 간격 d3에 의해 실질적으로 규정되는 상기 드레인영역(24)의 치수(열린구멍 면적)를 제조공정에서의 마스크맞춤여유치수를 필요로 하지않는 가공치수로 형성할 수가 있다.
이것에 의해 행방향 및 열방향에서 메모리셀 크기를 축소할 수가 있어 EPROM의 집적도를 향상할 수가 있다.
또, 채널폭 d1및 제어게이트전극(22) 사이의 간격 d3에 가해서 상기한 바와같이 소자분리절연막(30)의 열방향의 폭 d2및 채널길이 d4를 제조공정에서의 마스크맞춤여유치수를 필요로 하지않는 가공치수로 형성할 수가 있으므로 메모리셀을 제조공정에서의 마스크맞춤여유치수를 필요로 하지않는 가공치수로 형성할 수가 있다.
이것에 의해 EPROM의 집적도를 향상시킬 수가 있다.
또, 채널폭 d1, 소자분리절연막(30)의 폭 d2, 제어게이트전극(22) 사이의 간격 d3및 채널길이 d4각각의 가공치수를 제조공정에서의 최소가공치수로 형성할 수 있어 최소가공치수로 규정되는 EPROM의 메모리셀을 형성할 수가 있다.
데이터선(44)위에는 층간절연막(46)이 형성되어 있다. 이와같이 구성되는 메모리셀M 위에는 도시하지 않았지만 배선층이, 배선층 위에는 최종 비활성화막이 형성되어 있다.
다음에 본 실시예인 반도체집적회로장치의 제조방법에 대해서 제4도a 내지 제4도 m (각 제조공정마다 도시한 주요부단면도) 및 제5도, 제6도 (소정의 제조공정에서의 메모리셀형성영역의 평면도)를 사용해서 구체적으로 설명한다.
제4도 a내지 제4도 m에서, 각 도면의 좌측부는 메모리셀형성영역을 나타내고, 각 도면의 중앙부와 우측부는 주변회로 형성영역을 나타내고 있다. 이 메모리셀 형성영역은 주변회로 형성영역 근방의 메모리셀 형성영역에서의 제2도의 Ⅰ-Ⅰ선에 대응하는 단면도를 나타내고 있다.
먼저, 단결정규소로되는 p-형 반도체기판(10)을 준비한다.
다음에 제4도 a에 도시한 바와같이 주변회로의 상보형 MISFET의 P채널 MISFET 형성영역에서 반도체기판(10)의 주면부에 n-형 웰영역(14)를 형성한다. n-형 웰영역(14)는 1013atoms/㎠ 정도의 n형 불순물, 예를들면 P를 120kev 정도의 에너지 이온주입으로 도입하는 것에 의해서 형성할 수가 있다.
그후 메모리셀 형성영역 및 주변회로의 상보형 MISFET의 n채널 MISFET 형성영역에서 반도체기판(10)의 주면부에 p-형웰영역(12)를 형성한다. 또한, n-형웰영역(14)와는 다른 반도체기판(10)의 주면부의 모든 영역에 p-형웰영역(12)를 형성해도 된다. 이후 1200℃정도의 열처리를 수시간 실시하는 것에 의해 확대확산을 실행한다.
다음에 p-형웰영역(12), n-형웰영역(14) 각각의 주면위에 400~700nm의 필드절연막(48)을 형성한다. 필드절연막(48)은 p-형웰영역(12), n-형웰영역(14) 각각의 주면을 선택적으로 산화한 산화규소막으로 형성한다. 이 필드절연막(48)을 형성하는 공정과 실질적으로 동일 제조공정에 의해서 반도체기판(10)의 주면부의 필드절연막(48) 아래에 p형 채널스토퍼영역(50)을 형성한다. 채널스토퍼영역(50)은 필드절연막형성영역의 p-형웰영역(12)의 주면에 미리 1013atoms/㎠ 정도의 BF2를 60kev 정도의 에너지이온 주입법으로 도입하고, 필드절연막(48)을 형성하는 열처리에 의해 불순물의 확대확산을 실행하는 것으로 형성할 수가 있다. 이 필드절연막(48), 채널스토퍼영역(50)에 의해 메모리셀형성영역과 주변회로 형성영역은 전기적으로 분리된다. 또, 주변회로형성영역에서 소자형성영역사이에 필드절연막(48), 채널스토퍼영역(50)이 형성되어 있다.
다음에 p-형웰영역(12), n-형웰영역(14) 각각의 주면위에 15~20nm 정도의 게이트절연막(16)을 형성한다. 게이트절연막(16)은 p-형웰영역(12), n-형웰영역(14) 각각의 주면을 산화한 산화규소막으로 형성한다.
다음에 제4도 b 및 제5도에 도시한 바와 같이 게이트절연막(16) 위를 포함하는 기판전면에 1층째의 게이트전극층(18)을 퇴적시킨다. 이1층째의 게이트전극층(18)은 예를들면 CVD로 퇴적시킨 200~300nm의 막두께인 다결정규소막으로 형성한다. 이 다결정규소막에는 그 퇴적후에 저항값을 저감하기 위한 n형불순물, 예를들면 P가 도입(이온주입 또는 열확산)되어 있다.
다음에 메모리셀형성영역에서 상기 1층째의 게이트전극층(18)에 소정형상의 패터닝을 실시하는 것에 의해 열방향으로 소정의 폭(채널폭) d1및 소정의 간격 d2를 갖는 1층째의 게이트전극층(18)을 형성한다.
상기 패터닝은, 예를들면 포토레지스트(52)를 마스크로해서 RIE등의 이방성에칭을 사용하여 실행할 수가 있다. 또한, 상기 간격 d2는 제조공정에서의 최소 가공치수로 형성해도 된다.
또, 이 에칭에서 주변회로형성영역위의 1층째의 게이트전극층(18)은 에칭하지 않고 남겨둔다.
다음에 메모리셀형성영역에서 1층째의 게이트전극층(18)사이의 반도체기판(10)의 주면부에 p형채널스토퍼영역(28)을 형성한다. 이 p형 채널스토퍼영역(28)은, 예를들면 상기 포토레지스트(52)를 마스크로해서 1013atoms/㎠ 정도의 p형 불순물, 예를들면 BF2를 60kev 정도의 에너지 이온주입으로 도입하는 것에 의해서 형성된다.
또한, 이 공정후에 열처리(어닐)에 의해 상기 p형 불순물의 확대확산을 실행해도 된다.
다음에 포토레지스트(52)를 제거한후 제4도 c에 도시한 바와같이 1층째의 게이트전극층(18) 위를 포함하는 기판 전면에 절연막(30)을 형성한다. 절연막(30)은, 예를들면 CVD를 사용해서 1층째의 게이트전극(18) 사이의 간격 d2의 1/2이상의 막두께를 갖도록 산화규소막을 형성하는 것에 의해 1층째의 게이트전극층(18) 사이를 매입하도록 형성된다.
이후 제4도 d 및 제5도에 도시한 바와같이 메모리셀형성영역에서 상기 1층째의 게이트전극층(18) 사이에 매입된 절연막(30)을 형성한다.
상기 절연막(30)은, 예를들면 RIE등을 사용해서 절연막(30)을 에치 백하는 것에 의해 1층째의 게이트전극층(18)의 표면과 실질적으로 동일면으로 되도록 1층째의 게이트전극층 사이에 매입된다. 이와같이 절연막(30) 및 p형채널스토퍼영역(28)은 열방향으로 소정의 간격 d2를 갖도록 패터닝된 1층째의 게이트전극층(18)사이에 자기정합적으로 매입하도록 형성된다.
즉, 절연막(30)의 열방향에서의 폭 d2는 제조공정에서의 마스크맞춤여유치수를 필요로 하지않는 가공치수로 형성할 수가 있다.
또, 절연막(30)은 1층째의 게이트전극층(18)의 표면과 실질적으로 동일면으로 되도록 형성되어 있으므로 절연막(30) 및 1층째의 게이트전극(18)의 표면을 실질적으로 평탄하게 되도록 형성할 수 있다.
다음에 제4도 e에 도시한 바와같이 1층째의 게이트전극층(18) 및 절연막(30) 위를 포함하는 기판전면에 절연막(20)을 형성한다.
이 절연막(20)은, 예를들면 1층째의 게이트전극층(18) 및 절연막(30) 각각의 표면을 산화한 2~5nm 정도의 막두께의 산화 규소막, 상기 산화규소막위에, 예를들면 CVD로 퇴적시킨 10~20nm 정도의 막두께의 질화규소막 및 상기 질화규소막의 표면을 산화한 2~5nm 정도의 막두께의 산화규소막으로 형성된다. 즉, 절연막(20)은 3층 절연막구조이며, 그리고 ONO구조로 형성되어 있다.
또, 절연막(20)은 단층의 산화규소막 또는 질화규소막 또는 이들의 복합막(2층막)으로 형성해도 된다.
다음에 제4도 f에 도시한 바와같이 주변회로형성영역에서 상기 절연막(20), 1층째의 게이트전극층(18) 및 게이트절연막(16)을 순차로 에칭에 의해 제거하여 반도체기판(10)의 표면을 노출시킨다. 이 에칭은, 예를들면 RIE등의 이방성에칭을 사용해서 실행할 수가 있다. 또, 도시하지 않았지만 이 에칭공정중에 메모리셀형성영역은 포토레지스트막등의 보호막으로 덮어져 있다.
다음에 제4도 g에 도시한 바와같이 주변회로형성영역에서 p-형 웰영역(12), n-형웰영역(14) 각각의 주면 위에 15~20nm 정도의 막두께의 게이트절연막(54)를 형성한다. 게이트절연막(54)는 p-형 웰영역(12), n-형 웰영역(14) 각각의 주면을 산화한 산화규소막으로 형성되어 있다.
이후 주변회로 형성영역의 게이트절연막(54) 및 메모리셀 형성영역의 절연막(20) 위를 포함하는 기판 전면에 2층째의 게이트전극층(22)를 퇴적시킨다.
이 2층째의 게이트전극층(22)는, 예를들면 CVD로 퇴적시킨 200~300nm의 막두께의 다결정규소막으로 형성한다. 이 다결정규소막에는 그 퇴적후에 저항값을 저감하기 위한 n형 불순물, 예를들면 p가 도입(이온주입 또는 열확산)되어 있다.
또한, 2층째의 게이트전극층(22)는 100~150nm 의 막두께의 다결정규소막과 150~200nm 의 막두께의 WSi 막으로 되는 복합막 소위 폴리사이드막으로 형성해도 좋다. 이 WSi막은 CVD 또는 스퍼터링으로 형성할 수가 있다.
이후 2층째의 게이트전극층(22)위에는 절연막(32)를 형성한다. 이 절연막(32)는, 예를들면 CVD로 퇴적시킨 400~500nm 막두께의 산화규소막으로 형성한다. 또한, 절연막(32)는 CVD로 퇴적시킨 산화규소막과 질화규소막의 복합막으로 형성해도 좋다.
층간절연막(20), 2층째의 게이트전극층(22), 절연막(32) 각각을 실질적으로 평탄화되어 동일면으로 되도록 형성된 절연막(30) 및 1층째의 게이트전극층(18)의 표면 위에 순차로 형성되어 있으므로 층간절연막(20), 2층째의 게이트전극층(22), 절연막(32) 각각의 표면을 실질적으로 평탄하게 형성할 수가 있다.
다음에 제4도 h 및 제6도에 도시한 바와같이 메모리셀 형성영역에서 상기 절연막(32)에 첫 번째의 패터닝을 실시한다.
이 패터닝은 절연막(32)를 패터닝함과 동시에 동일마스크를 사용해서 2층째의 게이트전극층(22), 층간절연막(20), 1층째의 게이트전극층(18)을 순차로 패터닝한다(중첩 절단한다). 또, 이 패터닝은 절연막(30)을 남기도록 패터닝한다.
이 패터닝에 의해서 행방향으로 소정의 간격 d3및 소정의 폭(채널 길이) d4를 갖는 제어게이트전극(22)를 형성할 수 있음과 동시에 전계효과트랜지스터 Q의 부동게이트전극(18) 및 제어게이트전극(22) 각각을 형성할 수가 있다. 이 패터닝은 제조공정에서의 마스크맞춤여유치수를 필요로 하지않는 가공치수로 실행할 수가 있다.
상기 패터닝은, 예를들면 포트레지스트(53)을 마스크로해서 RIE등의 이방성에칭을 사용해서 실행한다.
또한, 절연막(32) 및 절연막(20)의 에칭은, 예를들면 CHF3계가스 또는 CF4+ F2계가스를 사용하는 것에 의해 실행할 수가 있다.
한편, 1층째 및 2층째의 게이트전극(18), (22)의 에칭은, 예를들면 C2Cl3F3+ SF6계 가스를 사용하는 것에 의해 실행할 수가 있다. 이 에칭에서 다결정규소막으로 되는 1층째의 게이트전극(18)과 산화규소막으로 되는 절연막(30)의 선택비를 20이상으로 하는 것에 의해 1층째의 게이트전극(18)만을 선택적으로 에칭하여 절연막(30)을 실질적으로 남기도록 할 수가 있다.
또, 절연막(32)의 표면은 실질적으로 평탄하게 형성되어 있으므로 상기 패터닝의 정밀도를 향상시킬 수가 있다.
이후 메모리셀 형성영역에서 p-형웰영역(12)의 주면부에 n+형 반도체영역(24)를 형성한다. 반도체영역(24)는, 예를들면 상기 포토레지스트를 마스크로해서 1015atoms/㎠ 정도의 n형 불순물 예를들면 AS를 60kev 정도의 에너지 이온주입으로 도입하는 것에 의해 형성할 수가 있다. 반도체영역(24)는 각각의 부동게이트전극(18), 제어게이트전극(22), 절연막(32)에 대해서 자기정합적으로 형성됨과 동시에 채널폭 d1및 제어게이트전극(22) 사이의 간격 d3으로 규정된다.
또한, 반도체영역(24)를 형성한후 기판 전면에 열처리를 실시해서 부동게이트전극(18), 제어게이트전극(22), 절연막(32)의 측벽 위에 얇은 산화막을 형성해도 좋다.
다음에 제4도 i에 도시한 바와같이 주변회로 형성영역에서 상기 절연층(32)에 두 번째의 패터닝을 실시한다.
이 패터닝은 절연막(32), 2층째의 게이트전극층(22)를 순차로 패터닝한다.
이 패터닝을 실시하는 것에 의해 p채널 MISFET, n채널 MISFET 각각의 게이트전극(22), 절연막(32)를 형성할 수가 있다. 즉, 주변회로형성영역의 MISFET의 게이트전극(22)는 2층째의 게이트전극 재료로 형성되어 있다.
이 패터닝은, 예를들면 도시하지 않은 포토레지스트를 마스크로 해서 RIE등의 이방성에칭을 사용해서 실행할 수가 있다.
이후 주변회로 형성영역에서 p-형 웰영역(12)의 주면부에 n-형 반도체영역(60)을 형성한다.
반도체영역(60)은, 예를들면 1013atoms/cm2정도의 P를 40~80kev 정도의 에너지 이온주입으로 도입하는 것에 의해 형성할 수 있다. 반도체영역(60)은 각각의 게이트전극(22)에 대해서 자기정합으로 형성된다.
다음에 주변회로 형성영역에서 n-형 웰영역(14)의 주면부에 p-형 반도체영역(62)를 형성한다.
반도체영역(62)는, 예를들면 1013atoms/cm2정도의 BF2를 40~80kev정도의 에너지 이온주입으로 도입하는 것에 의해 형성할 수 있다. 반도체영역(62)는 각각의 게이트전극(22)에 대해서 자기정합으로 형성된다.
다음에 제4도 j에 도시한 바와같이 메모리셀 형성영역 및 주변회로 형성영역에서 부동게이트전극(18), 제어게이트전극(22), 절연막(30) 각각의 측벽에 절연막(34A)(사이드 월 스페이서)를, 절연막(30)의 측벽에 절연막(36A)(사이드 월 스페이서)를, 게이트전극(22)의 측벽에 절연막(64)(사이드 월 스페이서)를 형성한다.
절연막(34A),(36A),(64)는, 예를들면 절연막(32) 위를 포함하는 기판 전면에 CVD로 퇴적시킨 300nm정도의 막두께의 산화규소막에 RIE등의 이방성에칭을 실시하는 것에 의해 형성할 수 있다.
이와같이 절연막(34A)는 부동 게이트전극(18), 제어게이트전극(22), 절연막(32)에 대해서 자기정합적으로 형성된다. 또, 절연막(36A)는 절연막(30)에 대해서 자기정합적으로 형성된다.
다음에 p-형 웰영역(12) 및 n-형 웰영역(14)를 포함하는 기판 전면에 CVD로 퇴적시킨 10nm 정도의 산화규소막을 형성한다. 이후 메모리셀 형성영역 및 주변회로 형성영역 각각에서 p-형 웰영역(12)의 주면부에 n+형 반도체영역(26), (66)을 형성한다.
반도체영역(26)은, 예를들면 1015~16atoms/cm2정도의 AS를 50kev 정도의 에너지 이온주입으로 도입하는 것에 의해 형성할 수 있다. 반도체영역(26)은 각각의 제어게이트전극(22), 절연막(34A)에 대해서 자기정합으로 형성된다. 또, 반도체영역(66)은 각각의 제어게이트전극(22), 절연막(64)에 대해서 자기정합으로 형성된다.
이후 주변회로 형성영역에서 n-형 웰영역(14)의 주면부에 p+형 반도체영역(68)을 형성한다.
반도체영역(68)은, 예를들면 1015atoms/㎠ 정도의 BF2를 50kev정도의 에너지 이온주입으로 도입하는 것에 의해 형성할 수 있다. 반도체영역(68)은 각각의 게이트전극(22), 절연막(64)에 대해서 자기정합으로 형성된다.
이것에 의해 주변회로 형성영역에서 LDD구조로 구성되는 n채널 MISFET 및 p채널 MISFET가 각각 완성된다.
다음에 제4도 k에 도시한 바와같이 메모리셀 형성영역에서 p-형 웰영역(12)의 주면부의 소스선 형성영역에 n형 반도체영역(37)을 형성한다.
반도체영역(37)은, 예를들면 포토레지스트를 마스크로해서 1014~15atoms/㎠ 정도의 p를 150kev정도의 에너지 이온주입으로 도입하는 것에 의해 형성할 수 있다. 반도체영역(37)은 제어게이트전극(22), 절연막(32), (34A)에 대해서 자기정합으로 형성된다.
이후 메모리셀형성영역에서 p-형 웰영역(12)의 주면부의 소스선 형성영역 위의 절연막(30)을 에칭에 의해 제거하여 반도체기판(10)의 표면을 노출한다. 또, 이 에칭에 의해 메모리셀 형성영역에서 소자분리절연막(30)이 형성된다.
소자분리절연막(30)은 열방향에서 폭 d2를 갖도록 부동게이트전극(22)에 대해서 자기정합적으로 매입되어서 형성되어 있다. 또, 소자분리절연막(30)은 행방향에서 소스선 형성영역에 대해서 자기정합적으로 형성되어 있다.
상기 에칭은, 예를들면 상기 포토레지스트를 마스크로해서 RIE등의 이방성에칭에 의해 실행할 수가 있다.
다음에 메모리셀 형성영역에서 p-형 웰영역(12)의 주변부의 소스선 형성영역 위에 소스선(38)을 형성한다.
이 소스선(38)은, 예를들면 텅스텐의 선택 CVD를 사용해서 절연막(34A)사이의 상기 p-형 웰영역의 주면 위에 선택적으로 형성할 수가 있다.
즉, 소스선(38)은 실질적으로 제어게이트전극(22)사이 (간격 d3)에 매입하도록 형성할 수가 있다.
이와같이 소스선(38)은 제조공정에서의 마스크맞춤여유치수를 필요로 하지않고 형성할 수가 있다.
다음에 메모리셀 형성영역 및 주변회로 형성영역에서 기판전면에 절연막(40)을 형성한다. 이 절연막(40)은, 예를들면 CVD로 퇴적시킨 100nm 정도의 막두께의 산화규소막으로 형성할 수 있다.
다음에 메모리셀 형성영역 및 주변회로 형성영역 각각에서 절연막(40)에 에칭을 실시하는 것에 의해 층간절연막(40), 접속구멍(70)을 형성한다. 층간절연막(40), 접속구멍(70)은, 예를들면 포토레지스트(72)를 마스크로해서 RIE등의 이방성에칭을 실시하는 것에 의해 형성할 수가 있다.
또, 이 에칭에 의해 포토레지스트(72)로 덮어져 있지않는 메모리셀 형성영역에서 메모리셀의 전계효과트랜지스터 Q의 드레인영역(24), (26)에 접속구멍(42)가 형성됨과 동시에 절연막(34), (36)이 각각 절연막(34A)(36A)에 대해서 자기정합적으로 형성된다.
또, 절연막(34)는 제어게이트전극(22)의 한쪽의 측벽위에만 형성된다.
여기서, 절연막(34)는 부동 게이트전극(18), 제어게이트전극(22), 절연막(32)의 측벽에 대해서 자기정합적으로 형성됨과 동시에 절연막(36)은 소자분리절연막(30)의 측벽에 대해서 자기정합적으로 형성되어 있다.
또, 접속구멍(42)는 부동게이트전극(18), 제어게이트전극(22), 절연막(32)의 측벽에 대해서 자기정합적으로 형성된 절연막(34)와 소자분리절연막(30)의 측벽에 대해서 자기정합적으로 형성된 절연막(36)으로 둘러싸이도록 형성되어 있다.
또한, 상기 드레인영역(24), (26)에서 주로 채널폭 d1, 제어게이트전극(22)의 간격 d3및 절연막(34), (36)의 막두께(드레인영역 끝부분에서의 막두께)로 규정되는 열린 구멍면적을 갖는 접속구멍(42)를 형성할 수가 있다.
이와같이 메모리셀의 전계효과트랜지스터 Q의 드레인영역(24), (26)과 후술하는 데이터선의 접속부에서 제어게이트전극(22) 위에 절연막(32)를 형성하여 전면을 덮는 절연막을 형성한후 상기 접속부분의 절연막에 RIE등의 이방성에칭을 실시해서 절연막(34), (36)을 형성함과 동시에 이 절연막(34), (36)에 의해서 접속구멍(42)를 형성하는 것으로 접속구멍(42)를 부동게이트전극(18), 제어게이트전극(22), 절연막(32)의 측벽에 대해서 자기정합적으로 형성할 수가 있다.
즉, 메모리셀의 전계효과트랜지스터 Q의 드레인영역(24), (26)과 데이터선을 제조공정에서의 마스크맞춤여유치수를 필요로 하지않고 접속할 수 있음과 동시에 실질적으로 채널폭 d1과 제어게이트전극(22) 사이의 간격 d3으로 규정되는 드레인영역(24), (26)의 치수(열린구멍 면적)를 마스크맞춤여유치수를 필요로 하지 않는 가공치수로 형성할 수가 있다.
이것에 의해 행방향 및 열방향에서 EPROM의 메모리셀크기를 축소할 수 있어 EPROM의 집적도를 향상할 수가 있다.
포토레지스트(72)를 제거한후 제4도 m에 도시한 바와같이 메모리셀 형성영역 및 주변회로 형성영역 각각에서 배선층(44)를 형성한다.
배선층(44)는 메모리셀 형성영역에서 데이터선(44)로서 사용된다.
배선층(44)는, 예를들면 스퍼터법으로 티탄질화막(TiN), 텅스텐 실리사이드막(WSi2) 각각을 순차로 적층하고, 이들 층에 순차로 패터닝을 실시하는 것에 의해 형성할 수가 있다.
텅스텐 실리사이드막과 n+형 반도체영역(66) 및 p형 반도체영역(68) 사이에 마련된 티탄질화막은 이들 반도체영역(66), (68)의 불순물이 텅스텐 실리사이드막을 통해서 상호간에 확산하는 것을 방지하는 장벽금속층으로서 형성된다. 이것에 의해 불순물의 상호확산을 방지할 수 있어 반도체집적회로장치의 신뢰성을 향상할 수가 있다.
또한 배선층(44)는 저항값을 저감하는 불순물이 도입된 다결정 규소막 또는 텅스텐등의 고융점금속막 또는 다결정규소막 위에 고융점금속 실리사이드막(WSi 등)을 마련한 폴리상이드막으로 형성해도 좋다. 즉 배선층(44)는 CVD, 스퍼터등으로 형성할 수가 있다.
다음에 메모리셀 형성영역 및 주변회로 형성영역 각각에서 기판 전면에 층간 절연막(46)와 접속구멍(74)를 순차로 형성한다. 이 층간 절연막(46)은, 예를들면 CVD로 퇴적시킨 BPSG(Boron-dopped Phospho-Silicate Glass)막으로 형성할 수 있다.
이후 층간절연막(46)에 그래프 플로를 실시하여 층간절연막(46)의 표면을 평탄화한다.
다음에 상기 접속구멍(74)를 통해서 배선층(44)의 표면에 접촉하도록 층간절연막(46) 위에 배선층(76)을 형성한다.
이 배선층(76)은 메모리셀 형성영역의 데이터선(44)와 주변회로 형성영역의 배선층(44)를 접속하도록 형성된다. 이 배선층(76)은, 예를들면 스퍼터법으로 퇴적시킨 알루미늄막 또는 소정의 첨가물(예를들면, Si 또는 Cu)이 함유된 알루미늄합금에 소정의 패터닝을 실시하는 것에 의해 형성할 수가 있다.
이후 기판 전면에 도시하지 않은 최종 비활성화막을 형성하는 것에 의해 본 실시예 i의 반도체집적회조장치는 완성된다.
또한, 본 실시예에 있어서 소스선(38)에 인접하는 제어게이트전극 사이의 간격과 드레인영역(24), (26)에 인접하는 제어게이트전극 사이의 간격을 동일 간격으로 형성하고 있지만, 이것에 한정되지 않고 서로 다른 간격으로 형성해도 좋다.
[실시예 2]
본 실시예 2는 상기 실시예 1의 반도체집적회로장치에서 데이터선을 메모리셀의 전계효과트랜지스터의 드레인영역에 대해서 자기정합적으로 매입하도록해서 형성된 그레인 접촉패드를 거쳐서 상기 드레인영역에 접속한 본 발명의 제2실시예이다.
본 발명의 실시예 2인 반도체집적회로장치를 제7도(반도체집적회로의 주요부 단면도)에 도시한다.
제7도에서, (100)은 드레인접촉패드이고, 이 드레인접촉패드(100)은 드레인영역(24), (26)내에서 접속구멍(42)내에 매입되어서 형성되어 있다. (44)는 배선층으로서, 메모리셀형성영역에서 데이터선(44)로서 사용된다.
데이터선(44)는 드레인접촉패드(100)을 거쳐서 드레인영역(24), (26)에 전기적으로 접속되어 있다.
드레인접촉패드(100)은, 예를들면 400nm 정도의 막두께의 단결정규소막으로 형성되어 있다. 이 드레인 접촉패드는, 예를들면 단결정규소의 선택성장을 이용하는 것에 의해 접속구멍(42)내에 매입하도록 형성할 수가 있다.
또, 상기 단결정규소막의 막두께는 단결정규소막의 열방향의 성장에 의해 열방향으로 인접하는 단결정규소막 끼리가 접촉하지 않도록 설정되어 있다.
또한, 본 실시예에서 소스선은 p-형 웰영역(12)의 주면부에 형성된 n+형 반도체영역(37A)로 형성되어 있다.
다음에 상기 반도체집적회로장치의 제조방법에 대해서 제8도a 및 제8도b (각 제조공정마다 도시한 주요부 단면도)를 사용해서 간단히 설명한다.
상기 실시예 1과 마찬가지의 제조방법에 의해 제4도a 내지 제4도 j에 도시한 공정을 거친후 제8도a에 도시한 바와같이 메모리셀형성영역에서 p-형웰영역의 소스선형성영역에 n+형 반도체영역(37A)를 형성한다.
반도체영역(37A)는, 예를들면 포토레지스트를 마스크로해서 1014~16atoms/㎠ 정도의 p를 150kev정도의 에너지 이온주입으로 도입하는 것에 의해 형성할 수 있다.
이것에 의해 반도체영역(37A)는 제어게이트전극(22), 절연막(32), (34A)에 대해서 자기정합적으로 형성된다.
다음에 메모리셀형성영역에서 메모리셀의 전계효과트랜지스터 Q의 드레인영역(24), (26)위의 절연막(16)을 RIE 등의 이방성에칭에 의해 제거하여 반도체기판(10)의 표면을 노출한다.
또, 이 에칭에 의해 메모리셀의 전계효과트랜지스터의 드레인영역(24), (26)에 접속구멍(42)가 형성된다. 이 접속구멍(42)는 절연막(34A), (36A)에 둘러싸여서 형성되어 있다.
이후 메모리셀형성영역에서 드레인영역 위에 드레인 접촉패드(100)을 형성한다. 드레인 접촉패드(100)은, 예를들면 단결정규소의 선택성장을 이용해서 반도체기판(10)의 표면에 노출된 드레인영역 위에 저항값을 저감하는 불순물, 예를들면 P를 도프하면서 단결정규소를 선택적으로 퇴적시키는 것에 의해 실질적으로 접속구멍(42)내에 매입하도록 형성할 수가 있다.
다음에 제8도 b에 도시한 바와같이 메모리셀형성영역 및 주변회로형성영역을 포함하는 기판 전면에 절연막(40)을 형성한다.
절연막(40)은, 예를들면 CVD로 퇴적시킨 100nm 정도의 산화규소막에 포토레지스트등을 마스크로해서 RIE등의 이방성에칭을 실시하는 것에 의해 형성할 수가 있다.
또, 이 에칭에 의해 주변회로형성영역에서 접속구멍(70)이 형성된다.
다음에 상기 실시예 1과 마찬가지로 해서 메모리셀형성영역 및 주변회로형성영역 각각에서 배선층(44)를 형성한다.
이것에 의해 데이터선(44)와 메모리셀의 전계효과트랜지스터 Q의 드레인영역(24), (26)을 제조공정에서의 마스크맞춤여유치수를 필요로 하지않고 접속할 수가 있다.
다음에 상기 실시예 1과 마찬가지로 해서 메모리셀형성영역 및 주변회로형성영역 각각에서 층간절연막(46), 접속구멍(74), 배선층(76)을 순차로 형성하는 것에 의해 상기 제7도에 도시한 바와같이 반도체집적회로가 완성된다.
이와같이 구성되는 반도체집적회로장치는 상기 실시예 1의 효과 이외에 다음의 효과를 얻을 수가 있다.
메모리셀의 전계효과트랜지스터 Q의 드레인영역(24)(26)과 데이터선(44)의 접속을 접속구멍(42)에 자기정합적으로 매입된 드레인접촉패드(100)을 거쳐서 실행하는 것에 의해 행방향에서 접속구멍(42)로 형성되는 단차부를 경감할 수가 있다.
이것에 의해 상기 단차부에서의 데이터선(44)의 단선을 방지할 수 있어 반도체집적회로장치의 전기적 신뢰성을 향상할 수가 있다.
[실시예 3]
본 실시예 3은 상기 실시예 1의 반도체집적회로장치에서 데이터선을 메모리셀의 전계효과트랜지스터의 드레인영역에 대해서 자기정합적으로 형성된 패드전극을 거쳐서 상기 드레인영역에 접속한 본 발명의 제3실시예이다.
본 발명의 실시예 3인 반도체집적회로장치를 제9도(반도체집적회로의 주요부 단면도)에 도시한다.
제9도에 도시한 바와같이 (200)은 패드전극으로서, 이 패드전극(200)은 드레인영역(24), (26)에 대해서 자기정합적으로 형성되어 있다.
(210)은 층간절연막이고, (220)은 배선층이다. 배선층(220)은 메모리셀형성영역에서 데이터선으로서 사용됨과 동시에 패드전극(200)을 거쳐서 드레인영역(24), (26)에 전기적으로 접속되어 있다.
패드전극(200)은, 예를들면 CVD로 퇴적시킨 다결정규소막에 저항값을 저감하는 불순물을 도입한후 소정의 패터닝을 실시하는 것에 의해 형성할 수가 있다.
또, 패드전극(200)은 CVD 또는 스퍼터로 퇴적시킨 고융점금속막(W 등), 고융점 실리사이드막(WSi2등) 또는 다결정규소막 위에 고융점실리사이드막을 마련한 폴리사이드막으로 형성해도 좋다.
배선층(220)은, 예를들면 스퍼터로 퇴적시킨 알루미늄막이나 Si 또는 Cu가 첨가된 알루미늄 합금으로 형성한다.
다음에 상기 반도체집적회로장치의 제조방법에 대해서 제10도 a 및 제10도 b (각 제조공정마다 도시한 주요부단면도)를 사용해서 간단히 설명한다.
상기 실시예 1과 마찬가지의 제조방법에 의해 제4도 a 내지 제4도 j에 도시한 공정을 거친다. 이후 상기 실시예 1과 마찬가지로 해서 제10도a 에 도시한 바와같이 n형 반도체영역(37), 소스선(38), 절연막(40), 층간절연막(40), 접속구멍(42)를 순차로 형성한다.
다음에 제10도 b에 도시한 바와같이 메모리셀형성영역에서 접속구멍(42)를 통해서 패드전극(200)을 형성한다.
패드전극(200)은, 예를들면 메모리셀형성영역 및 주변회로형성영역 각각에서 기판 전면에 CVD로 다결정규소막을 퇴적하고, 상기 다결정규소막에 저항값을 저감하는 불순물을 이온주입등을 사용해서 도입한후 상기 다결정규소막에 RIE등의 이방성에칭을 실시하는 것에 의해 형성할 수가 있다.
이것에 의해 패드전극(200)을 드레인영역(24), (26)에 대해서 자기정합적으로 형성할 수가 있다.
또한, 열방향에서의 패드전극(200) 사이의 간격은 적어도 제조공정에서의 최소 가공치수를 필요로 하므로 열방향의 소자분리 절연막(30)의 폭 d2는 최소가공치수보다 넓은 치수로 형성된다.
이후 메모리셀형성영역 및 주변회로형성영역 각각에서 기판 전면에 층간절연막(210), 접속구멍(230)를 순차로 형성한다. 이 층간절연막(210)은, 예를들면 CVD 로 퇴적시킨 BPSG 막으로 형성할 수가 있다.
이후 층간절연막(210)에 그래프플로를 실시하여 층간절연막(210)의 표면을 평탄화한다.
다음에 상기 접속구멍(230)을 통해서 패드전극(200)의 표면에 접촉하도록 층간절연막(210) 위에 배선층(220)을 형성하는 것에 의해서 상기 제9도에 도시한 반도체집적회로장치가 완성된다.
이와같이 구성되는 반도체집적회로장치는 상기 실시예 1의 효과 이외에 다음의 효과를 얻을 수가 있다.
메모리셀의 전계효과트랜지스터 Q의 드레인영역(24), (26)과 데이터선(44)의 접속시 데이터선(220)은 제조공정에서의 마스크맞춤여유치수를 필요로 하지않는 가공치수로 형성된 드레인영역(24), (26)에 자기정합적으로 마련된 패드전극을 거쳐서 상기 드레인영역(24), (26)과 접속되어 있다.
이것에 의해 데이터선(220)과 드레인영역(24), (26)을 접속할 때 마스크맞춤여유치수를 저감할 수가 있다.
또, 상기 데이터선(220)을 저항값이 낮은 알루미늄을 주성분으로 하는 재료로 형성하고 있으므로 정보의 라이트동작속도 및 리드동작 속도의 고속화를 도모할 수가 있다. 이것에 의해 반도체집적회로장치의 라이트, 리드 특성을 향상할 수가 있다.
[실시예 4]
본 실시예 4는 본발명을 일괄 소거형 EEPROM에 적용한 본발명의 제4실시예이다.
상기 일괄소거형 EEPROM에 대해서는, 예를들면 일본국 특허출원 소화 63-284587에 기술되어 있다.
본발명의 실시예 4인 일괄 소거형 EEPROM 의 구성을 제11도(각 소자를 도시한 주요부단면도)에 도시한다.
동일 도면중 좌측에 메모리셀형성영역을 도시하고, 중앙 및 우측에 주변회로형성영역을 도시하고 있다.
일괄 소거형 EEPROM의 메모리셀은 전계효과트랜지스터 Qm으로 구성되어 있고, 상기 실시예 1의 메모리셀이 젼계효과트랜지스터 Q와는 실질적으로 소스영역 및 드레인영역인 반도체영역의 구조만 다르다.
제11도에 도시한 바와같이 메모리셀은 p-형 웰영역(12), 게이트 절연막(16), 부동 게이트전극(18), 층간절연막(20), 제어게이트전극(22), 소스영역인 고불순물 농도의 n+형 반도체영역(300) 및 저부순물농도의 n형 반도체영역(302), 드레인영역인 저불순물농도의 n형 반도체영역(304) 및 고불순물농도의 n형 반도체영역(306)으로 구성되어 있다.
상기 p형 웰영역(12)는 채널형성영역으로서 사용되고 있다.
n형 반도체영역(302)는 n+형 반도체영역(300)의 바깥둘레에 따라 마련되어 있다. 즉, 소스영역은 소위 2중확산구조로 구성되어 있다. 상기 소스영역은 정보소거 동작시에 제어게이트전극(22)와의 사이에 고전압이 인가된 경우 표면에 공핍화되지 않도록 n+형 반도체영역(300)으로 불순물농도를 높이고 있다.
n+형 반도체영역(300) 및 n형 반도체영역(302)는 부동게이트전극(18), 제어게이트전극(22), 절연막(32)에 대해서 자기정합적으로 형성되어 있다.
드레인영역의 n형 반도체영역(304)는 상기 소스영역의 n+형 반도체영역(300)에 비해서 저불순물농도로 접합깊이를 얕게 구성하고 있지만, 라이트 동작시에는 열전자의 발생이 충분하게 되는 농도로 구성하고 있다.
n형 반도체영역(304)는 부동게이트전극(18), 제어게이트전극(22), 절연막(32)에 대해서 자기정합적으로 형성되어 있다.
n+형 반도체영역(306)은 부동게이트전극(18), 제어게이트전극(22), 절연막(32)에 대해서 자기정합적으로 형성된 절연막(34) 및 소자분리절연막(30)에 대해서 자기정합적으로 형성된 절연막(36) 각각에 대해서 자기정합적으로 형성되어 있다.
상기 드레인영역의 바깥둘레에 따른 반도체기판(10)의 주면부에는 고불순물농도의 p+형 반도체영역(308)이 마련되어 있다. p+형 반도체영역(308)은 드레인영역근방의 전계강도를 높이고, 특히 정보라이트 동작시에 선택상태의 전계효과트랜지스터 Qm에서의 열전자의 발생을 촉진하여 정보라이트효율을 향상할 수 있도록 구성되어 있다.
상기 소스영역 및 드레인영역은 상술한 일본국 특허출원 소화 63-284587에 기재된 제조방법과 실질적으로 동일 방법으로 형성할 수가 있다.
이하 본 실시예의 일괄 소거형 EEPROM의 제조방법을 간단히 설명한다. 상기 실시예 1과 마찬가지로해서 메모리셀형성영역에서 절연막(32)에 첫 번째의 패터닝(중첩절단)을 실시한후, 예를들면 포토레지스트를 마스크로해서 메모리셀의 소스영역에 반도체영역(300), (302)를 순차로 형성한다.
n+형 반도체영역(302)는, 예를들면 1×1014~1×1015atoms/cm2정도의 불순물농도의 p이온을 사용하여 50kev 정도의 에너지 이온주입법으로 도입하는 것에 의해서 형성할 수가 있다.
또, n형 반도체영역(300)은, 예를들면 5×1015~1×1016atoms/cm2정도의 불순물농도의 AS이온을 사용하여 60kev 정도의 에너지의 이온주입법으로 도입하는 것에 의해서 형성할 수가 있었다.
이후 상기 포토레지스트를 제거한다.
다음에, 예를들면 포토레지스트를 마스크로 해서 메모리셀의 드레인영역에 p+형 반도체영역(308)을 형성한다.
p+형 반도체영역(308)은, 예를들면 5×1013~1.5×1014atoms/cm2정도의 불순물농도의 BF2이온을 사용하여 60kev 정도의 에너지의 이온주입으로 도입하는 것에 의해 형성할 수가 있다.
이후 상기 포토레지스트를 제거한다.
다음에 열처리를 실시하여 반도체영역(300), (302), (308) 각각에 확대확산을 실행한다.
다음에, 예를들면 포토레지스트를 마스크로 해서 메모리셀의 p+형 반도체영역(308)의 주면부에 n형 반도체영역 (304)를 형성한다.
n형 반도체영역(304)는, 예를들면 5×1014~3×1015atoms/cm2정도의 불순물농도의 AS 이온을 사용하여 60kev 정도의 에너지 이온주입법으로 도입하는 것에 의해 형성할 수가 있다.
이후 상기 포토레지스트를 제거한다.
다음에 상기 실시예 1과 마찬가지로 해서 주변회로형성영역에서 절연막(32)에 두 번째의 패터닝을 실시한후 n-형 반도체영역(60), p-형 반도체영역(62), 절연막(사이드 월 스페이서) (34A), (36A),(64), n+형 반도체영역(66), (306), p+형 반도체영역(68)을 순차로 형성한다.
n+형 반도체영역(306), (66)은, 예를들면 포토레지스트를 마스크로 해서 1015~6atoms/cm2정도의 불순물농도의 AS를 60kev 정도의 에너지의 이온주입법으로 도입하는 것에 의해 형성할 수가 있다.
다음에 상기 실시예 1과 마찬가지로해서 소스선(38), 층간절연막(40), 절연막(34), (36), 배선층(44), 층간절연막(46), 배선층(76)을 순차로 형성하는 것에 의해서 상기 제11도에 도시한 일괄 소거형 EEPROM이 완성된다.
이와같이 구성되는 일괄소거형 EEPROM은 상기 실시예 1과 같은 효과를 얻을 수가 있다.
또한, 본 실시예에서 n+형 반도체영역(306), (66)을 형성한후 상기 실시예 1 과 마찬가지로해서 메모리셀의 소스선 형성영역에 n형 반도체영역(37)을 형성해도 좋다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
예를들면, 실시예 1에서 메모리셀의 전계효과트랜지스터 Q의 소스 드레인영역인 n+형 반도체영역(26)을 절연막(34A), (36A) 각각에 대해서 자기정합적으로 형성하고 있지만, 이것에 한정되지 않고 메모리셀 형성영역에서 상기 n+형 반도체영역(26)을 형성하지 않고, n형 반도체영역(37)과 접속구멍(42)를 통해서 상기 드레인영역에 n형 불순물을 이온주입법으로 도입해서 형성되는 n+형 반도체영역으로 대용해도 좋다.
또, 실시예 1 내지 3에서 메모리셀의 전계효과트랜지스터를 LDD구조로 형성하고 있지만, 이것에 한정되지 않고 단일 드레인구조 또는 2중 드레인(2중 확산)구조 또는 이들의 구조를 각각 소스, 드레인영역으로 분할 사용해도 좋다.
또한, 실시예 2에서 소스선을 반도체기판 주면에 마련된 반도체영역으로 형성하고 있지만, 이것에 한정되지 않고 소스선을 실시예 1과 마찬가지로 해서 제어게이트전극 사이에 매입된 도전층으로 형성해도 좋다. 또, 실시예 1,2,4에서 소스선을 제어게이트전극 사이에 매입된 도전층으로 형성하고 있지만, 이것에 한정되지 않고 반도체기판 주면에 마련된 반도체영역으로 형성해도 좋다.
[실시예 5]
본 실시예 5는 본발명을 횡형마스크 ROM에 적용한 본 발명의 제5실시예이다. 또한, 마스크 ROM에 대해서는, 예를들면 일본국 특허공개공보 소화 58-111364에 상세히 기재되어 있으므로 여기서는 간단히 설명한다.
본 발명의 실시예 5인 반도체집적회로장치에 탑재된 횡형마스크 ROM 의 메모리셀어레이의 회로구성을 제12도 (등가회로도)에 도시한다.
각 메로리셀은 n 채널 MISFET로 구성되어 매트릭스형상으로 배치되어 있다. 각 메모리셀의 게이트는 X디코더회로(1)에서 연장하는 워드선 WL에, 그 드레인은 Y디코더회로(2)에서 칼럼 스위치용 MISFETQs를 거쳐서 연장하는 데이터선 DL에 접속되어 있고, 그 소스는 접지되어 있다. 또, 칼럼스위치용 MISFETQs의 소스, 드레인 영역의 한쪽은 공통 데이터선CD에 의해서 센스앰프회로(4)에 접속되어 있다.
각 메모리셀로의 데이터의 라이트는 후술하는 바와같이 선택적으로 게이트 전극을 통해서 기판과 동일 도전형의 불순물을 이온주입하여 소정의 메모리소자의 MISFET(도면에서, 예를들면 점선내에 있는것)의 Vth를 높게하는 것에 의해서 실행된다.
다음에 상기 횡형 마스크 ROM의 메모리셀의 구체적인 구조에 대해서 간단히 설명한다. 제13도는 메모리셀어레이의 일부 평면도이다. 제14도a는 제13도의 Ⅰ'-Ⅰ'선을 절단한 단면도, 제14도b는 제13도의 Ⅱ'-Ⅱ'선을 절단한 단면도, 제14도c는 제13도의 Ⅲ'-Ⅲ'선을 절단한 단면도이다.
제13도, 제14도a 및 제14도b에 도시한 바와같이 황형 마스크 ROM의 메모리셀은 전계효과트랜지스터 Q'로 구성된다. 이 전계효과트랜지스터 Q'는 상기 실시예 1의 메모리셀 M인 전계효과트랜지스터 Q의 절연막(20)이 마련되어 있지 않은 구조인 것 만이 다를 뿐이고, 실질적으로 동일구조이다. 즉, 전계효과트랜지스터 Q'는 p-형 웰영역(12), 게이트절연막(16), 게이트전극(18), (22), 소스영역 및 드레인영역인 1쌍의 n형 반도체영역(24) 및 1쌍의 n+형 반도체영역(26)으로 구성된다. 상기 p-형 웰영역(12)는 채널형성영역으로서 사용된다. 즉, 메모리셀인 전계효과트랜지스터 Q'는 1층 게이트구조로 구성되고, 그리고 LDD구조로 구성된다.
또, 게이트전극(22)는 열방향으로 인접해서 배치된 다른 메모리셀인 전계효과트랜지스터 Q'의 게이트전극(22)와 일체로 구성되어 워드선 WL을 구성한다.
또한, 제15도 a, 제15도 b 각각에서 도면중 좌측부는 메모리셀 형성영역을 나타내고, 우측부는 주변회로형성영역을 나타낸다. 이 메로리셀형성영역은 주변회로형성영역 근방의 메모리셀형성영역이고, 상기 제13도의 Ⅰ'-Ⅰ' 선을 절단한 단면에 대응하는 단면을 나타낸다.
다음에 상기 횡형 마스크 ROM의 제조방법에 대해서 제15도a 및 제15도b (소정의 제조공정에서의 메모리셀어레이의 주요부단면도)를 사용해서 간단히 설명한다.
상기 실시예 1에서의 절연막(20)을 형성하는 공정을 실행하지 않는 이외에 상기 실시예 1과 마찬가지의 제조방법에 의해 상기한 제4도a 내지 제4도 j에도시한 공정을 거친다. 그후 제15도 a에 도시한 바와같이 메모리셀 형성영역에서, 예를 들면 포토레지스트(500)을 마스크로 해서 정보라이트용의 이온주입을 실행하여 주입영역(502)를 형성한다.
이 이온주입된 전계효과트랜지스터 Q'의 Vth는 약8V 까지 높일 수 있다. 이것에 대해서 주입되지 않은 전계효과트랜지스터 Q'의 Vth는, 예를들면 약 0.6V이다.
또한, 상기 정보라이트를 위한 불순물의 이온주입조건은, 예를들면 보론이온504를 사용하여 주입에너지 40~500kev, 도즈량 1010~1014atoms/cm2의 범위에서 상황에 따라 여러 가지 선택된다. 즉, 주입에너지는 게이트전극과 게이트산화막의 막두께에 의해 결정되고, 도즈량은 Vth를 몇 V까지 변화시키고자 하는가에 의해서 결정된다.
다음에 포토레지스트 마스크(500)을 제거한후 상기 실시예 1과 마찬가지로해서 소스선(38), 층간절연막(40), 절연막(34), (36), 배선층(44), 층간절연막(46), 배선층(76)의 각각을 순차로 형성하는 것에 의해서 제15도 b에 도시한 횡형마스크 ROM이 완성된다.
이와같이 구성되는 횡형마스크 ROM은 상기 실시예 1과 마찬가지의 효과를 얻을 수가 있다.
[실시예 6]
본 실시예 6은 본 발명을 종형 마스크 ROM에 적용한 본 발명의 제6실시예이다. 또한, 마스크 ROM에 대해서는, 예를들면 일본국 특허공개공보 소화 63-122163호에 상세히 기재되어 있으므로 여기서는 간단히 설명한다.
본 발명의 실시예 6인 반도체집적회로장치에 탑재된 종형마스크 ROM의 메모리셀어레이의 회로구성을 제16도(등가회로도)에 종형마스크 ROM의 메모리셀어레이의 주요부평면도를 제17도에, 제17도의 Ⅰ-Ⅰ선을 절단한 단면도를 제18도에 각각 도시한다.
제16도 및 제17도에 도시한 바와같이 종형 마스크 ROM의 메모리셀어레이에는 MIS용량 또는 MISFET(이하 단순히 MISFET라 한다)로 되는 메모리셀 QV1~QV8이 배치되어 있다. 메모리셀 QV1~QV8은 직렬로 접속되어 있다. 8개(또는 16개,32개....)의 메모리셀 QV1~QV8은 8비트(또는 16비트, 32비트....)로 되는 단위메모리셀행을 구성하고 있다.
상기 메모리셀QV는 0정보로되는 디프레션형(제1의 임계값전압) 또는 1정보로되는 인한스던트형(제2의임계값전압)의 MISFET로 구성되어 있다. 메로리셀 QV1~QV8의 게이트전극 각각에는 열방향으로 연장하는 워드선 WL이 접속되어 있고, 워드선 WL은 메모리셀 QV의 도통, 비도통을 제어하도록 구성되어 있다. 각각의 워드선 WL은 그 한쪽끝이 X디코더회로 (1)에 접속되어 있다.
단위 메모리셀행의 메모리셀 QV1, 구체적으로는 메모리셀QV1을 구성하는 MISFET의 드레인은 행방향으로 연장하는 데이터선 DL에 접속되며, 또 그 게이트전극에 프리차지신호 ψpc가 공급되는 프리차지용 MISFETQpc를 거쳐서 전원 전압 Vcc에 접속되어 있다. 전원전압 Vcc는, 예를들면 회로의 동작전압 5V이다. 데이터선 DL은 그 한쪽끝이 칼럼스위치를 구성하는 MISFETQs을 통해서 공통 데이터선 CD에 접속되어 있다. MISFETQs의 게이트전극은 Y디코더회로(2)에 접속되어 있다. 메모리셀행의 다른쪽의 메모리셀 QV8을 구성하는 MISFET의 소스는 기준전압 Vss에 접속되어 있다. 기준전압 Vss는, 예를들면 회로접지전위 0V이다. 후술하지만, 전원전압 Vcc, 기준전압 Vss각각은 열방향으로 배치된 여러개의 단위메모리셀행에 공통으로 마련되어 있고, 전원전압용 배선, 기준전압용 배선 각각을 구성하도록 되어 있다.
단위메모리셀행은 상기 트리차지용 MISFETQpc를 중심으로 행방향으로 1쌍의 대칭형태로 구성되어 있다. 이 1쌍의 단위메모리셀행은 열방향으로 반복패턴으로 여러개 배치되어 메모리셀어레이를 구성하고 있다.
제17도 및 제18도에 도시한 바와같이 종형마스크 ROM의 메모리셀인 전계효과트랜지스터 Qv는 상기 실시예 5의 메모리셀인 전계효과트랜지스터 Q'와 실질적으로 동일구조이다. 또, 종형마스크 ROM의 메모리셀어레이는 상기 실시예 5의 메모리셀어레이와 데이터선(44) (DL) 및 소스선(38) (SL)이 형성되는 위치가 다를뿐이고, 상기 실시예 5의 제조방법과 실질적으로 동일한 제조방법으로 형성할 수가 있다.
또, 메모리셀 Qv는 미리(정보의 라이트전) 디프레션형의 임계값전압으로 형성되지만, 정보라이트용 불순물의 도입에 의해서 임계값전압은 인한스더트형으로 변화하게 된다.
이 정보라이트용불순물의 도입은 상기 실시예 5와 마찬가지로해서, 예를들면1010~1014atoms/cm2정도의 B+를 사용하여 100~500kev정도의 에너지 이온주입으로 실행한다. 이것에 의해 주입영역(600)이 형성되고, 메모리셀 Qv의 임계값 전압을 디프레션형에서 인한스던트형으로 변화시킨다.
이와같이 구성되는 종형마스크 ROM은 상기 실시예 1과 동일한 효과를 얻을수가 있다.
본 출원에서 개시된 발명중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 다음과 같다.
불휘발성 기억기능을 갖는 반도체집적회로장치의 집적도를 향상할 수가 있다.
또, 상기 반도체집적회로장치의 제조공정에서의 최소가공치수로 규정되는 메모리셀을 형성할 수가 있다.
또, 상기 메모리집적회로장치의 동작속도의 고속화를 도모할 수가 있다.
또한, 상기 반도체집적회로장치의 전기적신뢰성을 향상할 수가 있다.

Claims (15)

  1. 반도체기판의 주면의 상부에 형성된 부유게이트전극, 상기 부유게이트전극의 상부에 형성된 제어게이트전극 및 상기 반도체기판내에 형성된 소오스영역 및 드레인영역으로 이루어지는 메모리셀을 구비한 반도체집적회로장치의 제조방법으로써, 상기 반도체기판의 주면의 상부에 게이트절연막을 형성하는 공정, 상기 게이트절연막의 상부에 제1도전막을 형성하는 공정, 상기 제1도전막을 선택적으로 제거해서 여러개의 제2도전막을 상기 제2도전막의 각각이 제1방향으로 제1폭을 갖고, 또한 상기 제2도전막의 각각이 상기 제1방향과 수직인 제2방향으로 연장하며, 또한 상기 제1방향으로 인접하는 상기 제2도전막사이가 제1간격을 갖도록 형성하는 공정, 상기 제2도전막사이에 제1절연막을 매립하도록 형성하는 공정, 상기 제2도전막 및 상기 제1절연막의 상부에 제2절연막을 형성하는 공정, 상기 제2절연막의 상부에 제3도전막을 형성하는 공정, 상기 제3도전막을 선택적으로 제거해서 여러개의 제어게이트전극을 상기 제어게이트전극의 각각이 상기 제2방향으로 제2폭을 갖고, 또한 상기 제2방향으로 인접하는 제어게이트전극사이가 제2간격을 갖도록 형성함과 동시에 상기 제2도전막을 선택적으로 제거해서 여러개의 부유게이트전극을 상기 부유게이트전극의 각각이 상기 제2방향으로 제2폭을 가지며, 또한 상기 제2방향으로 인접하는 상기 부유게이트전극사이가 제2간격을 갖도록 형성하는 공정, 상기 반도체기판내에 소오스영역 및 드레인영역을 형성하는 공정, 상기 부유게이트전극과 상기 제어게이트전극의 측벽 및 상기 제1절연막의 측벽에 자기정합적으로 제3절연막을 형성함과 동시에 상기 드레인영역상에 상기 제3절연막으로 규정된 접속구멍을 형성하는 공정 및 상기 접속구멍을 통해서 상기 드레인영역에 접속되는 배선을 형성하는 공정을 포함하는 반도체집적회로장치의 제조방법.
  2. 제1항에 있어서, 상기 제3도전막의 상부에 제4절연막을 형성하는 공정을 또 포함하고, 상기 제어게이트전극 및 상기 부유게이트전극을 형성하는 공정에 있어서, 상기 제4절연막, 상기 제3도전막과 상기 제2도전막이 선택적으로 제거되어 상기 제어게이트전극상에 상기 제어게이트전극과 동일한 표면패턴을 갖는 제5절연막이 형성되고, 상기 제5절연막을 형성한후에 상기 제3절연막은 상기 제5절연막의 측벽에 자기정합적으로 형성되는 반도체집적회로장치의 제조방법.
  3. 제2항에 있어서, 상기 제3절연막은 CVD법으로 상기 제5절연막 및 주면의 상부에 퇴적시킨 절연막에 이방성에칭을 실행하는 것에 의해서 형성되는 반도체집적회로장치의 제조방법.
  4. 제3항에 있어서, 상기 제어게이트전극은 상기 제1방향으로 연장하며, 또한 워드선과 일체로 형성되고, 상기 배선은 상기 제5절연막의 상부를 상기 제2방향으로 연장하며, 또한 데이터선으로써 작용하는 반도체집적회로장치의 제조방법.
  5. 제4항에 있어서, 상기 소오스영역에 접속되는 소오스선은 상기 소오스영역에 인접하는 상기 워드선의 측벽에 자기정합적으로 형성된 상기 제3절연막사이에 매립된 제4도전막으로 형성되는 반도체지적회로장치의 제조방법.
  6. 제5항에 있어서, 상기 제4도전막의 상부 및 상기 제5절연막의 상부에 상기 제1방향으로 연장하는 제6절연막을 형성하는 공정을 또 포함하고, 상기 제6절연막은 상기 제4도전막과 상기 배선사이에 형성되는 반도체집적회로장치의 제조방법.
  7. 제3항에 있어서, 상기 제1절연막의 표면은 상기 제1도전막의 표면과 대략 동일평면을 갖도록 형성되어 있는 반도체집적회로장치의 제조방법.
  8. 제3항에 있어서, 상기 접속구멍내에 제5도전막을 매립하는 공정을 또 포함하고, 상기 배선은 상기 제5도전막을 거쳐서 상기 드레인영역에 전기적으로 접속되는 반도체집적회로장치의 제조방법.
  9. 제3항에 있어서, 상기 메모리셀은 상기 부유게이트전극의 하부에 있어서 상기 반도체기판내에 형성되는 채널형성영역을 갖고, 상기 채널형성영역은 상기 제2방향에 있어서 상기 소오스영역과 상기 드레인영역사이에 형성되고, 상기 제2방향으로 인접하는 2개의 상기 메모리셀에 있어서, 상기 소오스영역 또는 상기 드레인영역중 어느 한쪽이 일체로 형성되며, 상기 제1방향으로 인접하는 2개의 상기 메모리셀의 상기 드레인영역사이는 전기적으로 분리되는 반도체집적회로장치의 제조방법.
  10. 반도체기판의 주면의 상부에 형성된 부유게이트전극, 상기 부유게이트전극의 상부에 형성된 제어게이트전극, 상기 반도체기판내에 형성된 소오스영역, 드레인영역 및 채널형성영역으로 이루어지는 메모리셀을 구비한 반도체집적회로장치에 있어서, 상기 메모리셀의 채널형성영역은 상기 플로팅게이트전극의 하부에 형성되고, 상기 메모리셀의 채널형성영역은 제1방향에 있어서 상기 소오스영역과 상기 드레인영역사이에 구성되고, 상기 제1방향과 상기 제1방향과 수직인 제2방향으로 여러개의 상기 메모리셀이 배치되고, 상기 제1방향으로 인접하는 2개의 메모리셀의 드레인영역은 상기 반도체기판내에 있어서 일체로 형성되고, 제1절연막이 평면적으로 봐서 상기 제2방향으로 인접하는 2개의 메모리셀의 드레인영역사이에 위치하도록 형성됨과 동시에 상기 제2방향으로 인접하는 2개의 상기 메모리셀의 상기 부유게이트전극사이에 매립되고, 상기 제1절연막의 표면은 상기 부유게이트전극의 표면과 대략 동일 평면을 갖도록 구성되고, 제1사이드월스페이서가 상기 부유게이트전극과 상기 제어게이트전극의 측벽에 자기정합적으로 형성됨과 동시에 제2사이드월스페이서가 상기 제1절연막의 측벽에 자기 정합적으로 형성되며, 상기 메모리셀의 상부에 형성된 배선은 상기 메모리셀의 드레인영역에 상기 제1 및 제2사이드월스페이스로 규정된 접속구멍을 통해서 접속되는 반도체집적회로장치.
  11. 제10항에 있어서, 워드선은 상기 제2방향으로 연장하며, 또한 상기 제어게이트전극과 일체로 구성되고, 상기 배선은 상기 제1방향으로 연장하며, 또한 데이터선을 구성하고, 제3절연막은 상기 제어게이트전극의 상부에 상기 제어게이트전극과 동일한 표면패턴을 갖도록 형성되며, 상기 제1사이드월스페이서는 상기 제3절연막의 측벽에 자기정합적으로 형성되는 반도체집적회로장치.
  12. 제11항에 있어서, 소오스선은 상기 제2방향으로 연장하며, 또한 상기 제2방향으로 배치되는 메모리셀의 소오스영역에 전기적으로 접속되고, 상기 소오스선은 제1사이드월스페이서를 거쳐서 상기 워드선사이에 매립된 제1도전막으로 구성되고, 상기 제1도전막의 상부 및 상기 제3절연막의 상부에 상기 제2방향으로 연장하는 제4절연막이 형성되며, 상기 제4절연막의 상부에 상기 데이터선이 형성되는 반도체집적회로장치.
  13. 제11항에 있어서, 상기 데이터선과 상기 메모리셀의 드레인영역의 접속은 상기 접속구멍에 대해서 자기정합적으로 매립해서 형성된 제2도전막을 거쳐서 실행되며, 상기 제2도전막의 표면은 상기 제3절연막의 표면보다 낮은 반도체집적회로장치.
  14. 제11항에 있어서, 상기 데이터선과 상기 메모리셀의 드레인영역의 접속은 상기 접속구멍내에 자기정합적으로 형성된 콘택트패트전극을 거쳐서 실행되는 반도체집적회로장치.
  15. 제11항에 있어서, 상기 메모리셀은 메모리셀형성영역에 형성되고, 주변회로는 주변회로형성영역에 형성되며, 상기 메모리셀형성영역과 상기 주변회로형성영역사이 및 주변회로형성영역내의 소자사이는 필드산화막으로 분리되어 있는 반도체집적회로장치.
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