JPS58111364A - Ｒｏｍの製造方法 - Google Patents
Ｒｏｍの製造方法Info
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- JPS58111364A JPS58111364A JP56209242A JP20924281A JPS58111364A JP S58111364 A JPS58111364 A JP S58111364A JP 56209242 A JP56209242 A JP 56209242A JP 20924281 A JP20924281 A JP 20924281A JP S58111364 A JPS58111364 A JP S58111364A
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- film
- threshold voltage
- gate electrode
- decoder
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマスクＲＯＭの製造方法に関するものである。
マスクＲＯＭＫおけるデータ書込み方式としては次の４
万式が知られている。
万式が知られている。
（１）、ゲート酸化膜の膜厚を異ならせる方式ゲート酸
化膜厚を選択的に他より厚くすることｋよりてそのＭ
Ｉ ８ Ｆ Ｔ！ｒ Ｔ （Ｍｅｔａｌ Ｉｎｓｕｌａ
ｔｏｒ８ｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｂｆ
ｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のしきい値電圧（Ｖ
ｔｈ）を他より高くするととによりて情報を選択的に書
込む。具体的にはこの厚いゲート酸化膜としてフィール
ド８１０．膜を用い、フィールド８ｉ０．膜を形成する
のに用いる耐酸化マスク（８１，Ｎ４膜）のパターンを
変更して情報を書込む。
化膜厚を選択的に他より厚くすることｋよりてそのＭ
Ｉ ８ Ｆ Ｔ！ｒ Ｔ （Ｍｅｔａｌ Ｉｎｓｕｌａ
ｔｏｒ８ｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｂｆ
ｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のしきい値電圧（Ｖ
ｔｈ）を他より高くするととによりて情報を選択的に書
込む。具体的にはこの厚いゲート酸化膜としてフィール
ド８１０．膜を用い、フィールド８ｉ０．膜を形成する
のに用いる耐酸化マスク（８１，Ｎ４膜）のパターンを
変更して情報を書込む。
（２）、チャネル部への選択的イオン打込みｋよる方式
ＭＩ８ＦＩＩＴのｖｔｈを制御するためのイオン打込み
用マスクを変更し、選択されたＭＩＳＦＢＴ゛のチャネ
ル１ｍＩＣ所定の不純物を選択的に打込み、そのＭＩ８
ＦＢＴｆ）Ｖ、ｈを他より高く又は低（する。このイオ
ン打込み工程は通常、製造プロセスの前半【例えばゲー
ト酸化膜形成直後に行なう。
用マスクを変更し、選択されたＭＩＳＦＢＴ゛のチャネ
ル１ｍＩＣ所定の不純物を選択的に打込み、そのＭＩ８
ＦＢＴｆ）Ｖ、ｈを他より高く又は低（する。このイオ
ン打込み工程は通常、製造プロセスの前半【例えばゲー
ト酸化膜形成直後に行なう。
（３）、ソース又はドレイン領域とＡｊ配線とのコンタ
クトの有無による方式 ソース・ドレイン領域上に設けるＡｊ配線との＊ＷＲの
ためのコンタクトホールの有無によって、ソース・ドレ
イン領域とＡ！配馨を接続するか否かで書込みを行なう
、この場合には層間絶縁Ｊ［Ｋコンタクトホールな一息
するためのマスクパターンを変えればよい。
クトの有無による方式 ソース・ドレイン領域上に設けるＡｊ配線との＊ＷＲの
ためのコンタクトホールの有無によって、ソース・ドレ
イン領域とＡ！配馨を接続するか否かで書込みを行なう
、この場合には層間絶縁Ｊ［Ｋコンタクトホールな一息
するためのマスクパターンを変えればよい。
（４）、ソース領域とドレイン領域とを選択的に短絡す
る方式 製造プロセス終りに近いアル２ニウム配罐工程において
、アルミニウムのパターニング用エツチングマスクを変
えることＫよりてソース及びドレイン領域間をアルミニ
ウムでシ嘗−トするか否か（アル１ニウム配線の有無）
で書込みを行なう。
る方式 製造プロセス終りに近いアル２ニウム配罐工程において
、アルミニウムのパターニング用エツチングマスクを変
えることＫよりてソース及びドレイン領域間をアルミニ
ウムでシ嘗−トするか否か（アル１ニウム配線の有無）
で書込みを行なう。
上記の各方式にはいずれも一長一短があり、製品への要
求に即し工この４つの方式が使い分けられているのが現
状である。即ち、上記（１１の方式は、素子サイズ又は
ＩＣチップサイズは小さくできるが、その−万でプロセ
ス初期での情報書込みのためにいわゆるＴｕｒｎ Ａｒ
ｏｕｎｄ Ｔｉｍｅ（ＴＡＴ ： ９品完成までに要す
る時間）が長（なる。上記（２）の方式もチップサイズ
は比較的小さくできるもののＴＡＴが比較的長く、ユー
ザーの要求に迅速に応えることができない。これに対し
上記（３）及び（４）の方式は、共にプロセスの後半に
おける情報書込みであるからＴＡＴは短かいが、逆にコ
ンタクト領域やアル１＝ウム配縁領域の分だけ面積が増
えることになり、チップサイズが大きくなってしまうと
いう欠点がある。
求に即し工この４つの方式が使い分けられているのが現
状である。即ち、上記（１１の方式は、素子サイズ又は
ＩＣチップサイズは小さくできるが、その−万でプロセ
ス初期での情報書込みのためにいわゆるＴｕｒｎ Ａｒ
ｏｕｎｄ Ｔｉｍｅ（ＴＡＴ ： ９品完成までに要す
る時間）が長（なる。上記（２）の方式もチップサイズ
は比較的小さくできるもののＴＡＴが比較的長く、ユー
ザーの要求に迅速に応えることができない。これに対し
上記（３）及び（４）の方式は、共にプロセスの後半に
おける情報書込みであるからＴＡＴは短かいが、逆にコ
ンタクト領域やアル１＝ウム配縁領域の分だけ面積が増
えることになり、チップサイズが大きくなってしまうと
いう欠点がある。
従つてこれまでの方式では、背反する２つの要求即ちチ
ップサイズの縮小及びＴＡＴの短縮の翼刃を同時に満足
するものは未だ見出されていないのが実情である。
ップサイズの縮小及びＴＡＴの短縮の翼刃を同時に満足
するものは未だ見出されていないのが実情である。
本発明はこうした状況に鑑みてなされたものであって、
チップサイズが小さくかつＴＡＴを短かくできる効果的
なＲＯＭの製造方法を提供することを目的とするもので
ある。
チップサイズが小さくかつＴＡＴを短かくできる効果的
なＲＯＭの製造方法を提供することを目的とするもので
ある。
この目的を達成するためｋ、本発明によれば、特にゲー
ト電極の形成後にこのゲート電極を通してチャネル部に
イオン打込みを行ない、これによって、素子サイズを大
きくすることなくプロセスの後半段階にてＭＩ ８ＦＥ
ＴのＶ を選択的に変ｈ 廻し、情報の書込みを行ない得るよ５ｋしている。
ト電極の形成後にこのゲート電極を通してチャネル部に
イオン打込みを行ない、これによって、素子サイズを大
きくすることなくプロセスの後半段階にてＭＩ ８ＦＥ
ＴのＶ を選択的に変ｈ 廻し、情報の書込みを行ない得るよ５ｋしている。
以下、本発明をマスタＲＯＭＩＣ適用した実施例を図面
忙ついて詳細に説明する。
忙ついて詳細に説明する。
第１Ａ図は横型ＲＯＭを示す概略的な回路図である。各
メモリセルはＮチャネルＭＩ８ＰＥＴで構成されマトリ
クス状忙配置されている。各セルのゲートはＸデコーダ
から延びるワード＠Ｗ＆ｃ。
メモリセルはＮチャネルＭＩ８ＰＥＴで構成されマトリ
クス状忙配置されている。各セルのゲートはＸデコーダ
から延びるワード＠Ｗ＆ｃ。
そのドレインはＹデコーダからカラムスイッチ用ＭＩ８
ＦｇＴＱ、を介して延びるデータ＠ＤＩＩＣ＠続されて
おり、そのソースは接地されている。また、カラムスイ
ッチ用ＭＩ８ＦｇＴＱ、のソース・ドレイン領域の一万
はコモンデータｉ＠ＯＤによってセンスアンプ８Ａｋｌ
ｉｉ絖さｉている。
ＦｇＴＱ、を介して延びるデータ＠ＤＩＩＣ＠続されて
おり、そのソースは接地されている。また、カラムスイ
ッチ用ＭＩ８ＦｇＴＱ、のソース・ドレイン領域の一万
はコモンデータｉ＠ＯＤによってセンスアンプ８Ａｋｌ
ｉｉ絖さｉている。
各セルへのデータの書込みは、後述の如くに選択的にゲ
ート電極を通し℃基板と同一導電型の不純物をイオン打
込みし、所足のメモリ素子のＭＩＳＦＥＴ（図中、例え
ば破線内のもの）のｖｔｈを高くするととｋよって行な
われる。
ート電極を通し℃基板と同一導電型の不純物をイオン打
込みし、所足のメモリ素子のＭＩＳＦＥＴ（図中、例え
ば破線内のもの）のｖｔｈを高くするととｋよって行な
われる。
書込み情報の読出しに当りては、まず、ＲＯＭの外部か
らのアドレス信号ＡｉがＸデコーダ及びＹデコーダに取
込まれる。デコーダ回路は、例えば第１Ｂ図に示すよう
な、電源電圧ｖｌ）Ｄと出力部ＯＵＴとの間に並列接続
されたＰチャネルＭＩ８ＦＥＴと、接地電位と出力部Ｏ
ＵＴとの間に直列接続されたＮチャネルＭＩ８ＦＢＴと
からなるＯＭ ０８ （Ｏｏｍｐｌｅｍｅｎｔａｒｙ
Ｍ Ｏ８） ＠路によりｌ構成される。これは低消費電
力化のために有効である。入力されたアドレス信号人ｉ
Ｋ対応し″ＣＸデコーダによって選択された１本のワー
ド＊ｗ’Ｂハイレベルとする一万、やはりＡｉ Ｋ対応
してＹデコーダによって選択された１つのカラムスイッ
チ用ＭＩ８ＦＦｉＴＱ、”ｋ導Ａさせｆ−１＠Ｄとコモ
ンデータ１ｌＯＤとを接続する。これｋより℃一つの選
択されたセルの書込み情報がセンスアンプ８ＡＫ読出さ
れる。即ち、この選択されたセルのｖｔｈが高いとＭＩ
ＳＦＥＴは導通せず、データーＤ（及びコモンデータｌ
ｌ０Ｄ）の電位はハイレベルとなり、他方そのｖｔｈが
低ければＭ１８ＰＥＴが導通することによりデータＭＩ
Ｄ（及びコモンデータ＠ＯＤ）の電位はロウレベルとな
る。このレベル変化をセンスアンプ８Ａで検知すること
ｋよって、情報を所定のセルから続出す。
らのアドレス信号ＡｉがＸデコーダ及びＹデコーダに取
込まれる。デコーダ回路は、例えば第１Ｂ図に示すよう
な、電源電圧ｖｌ）Ｄと出力部ＯＵＴとの間に並列接続
されたＰチャネルＭＩ８ＦＥＴと、接地電位と出力部Ｏ
ＵＴとの間に直列接続されたＮチャネルＭＩ８ＦＢＴと
からなるＯＭ ０８ （Ｏｏｍｐｌｅｍｅｎｔａｒｙ
Ｍ Ｏ８） ＠路によりｌ構成される。これは低消費電
力化のために有効である。入力されたアドレス信号人ｉ
Ｋ対応し″ＣＸデコーダによって選択された１本のワー
ド＊ｗ’Ｂハイレベルとする一万、やはりＡｉ Ｋ対応
してＹデコーダによって選択された１つのカラムスイッ
チ用ＭＩ８ＦＦｉＴＱ、”ｋ導Ａさせｆ−１＠Ｄとコモ
ンデータ１ｌＯＤとを接続する。これｋより℃一つの選
択されたセルの書込み情報がセンスアンプ８ＡＫ読出さ
れる。即ち、この選択されたセルのｖｔｈが高いとＭＩ
ＳＦＥＴは導通せず、データーＤ（及びコモンデータｌ
ｌ０Ｄ）の電位はハイレベルとなり、他方そのｖｔｈが
低ければＭ１８ＰＥＴが導通することによりデータＭＩ
Ｄ（及びコモンデータ＠ＯＤ）の電位はロウレベルとな
る。このレベル変化をセンスアンプ８Ａで検知すること
ｋよって、情報を所定のセルから続出す。
次に、上述のメモリ素子であるＭＩ ８ＦＢＴのｖｔｈ
を高め情報書込みを行なう方法’ｔ−１ｊｌＥＺＡ図〜
第２に図並びに第３Ａ図〜第３Ｄ図を用いて製造工程を
追って説明する。なお、第２Ａ図〜第２に図において、
Ｘ、はメモリセル部、Ｘ、はデコーダ部の素子を示し、
第３Ａ図〜第３Ｄ図のＸ。
を高め情報書込みを行なう方法’ｔ−１ｊｌＥＺＡ図〜
第２に図並びに第３Ａ図〜第３Ｄ図を用いて製造工程を
追って説明する。なお、第２Ａ図〜第２に図において、
Ｘ、はメモリセル部、Ｘ、はデコーダ部の素子を示し、
第３Ａ図〜第３Ｄ図のＸ。
−ｘ′、纏に沿う断面が第２図のＸ、である。
まず第２Ａ図のように、Ｎ型シリコン基板１の一生面に
その熱酸化により成長させた８ｉ０１膜２を７オトレジ
スト膜３をマスクとしてエツチングし、Ｐ型ウェル形成
のため、形成された開口を通してボａ ｙイオン４ ｋ
７５ＫｅＶ、 ８ Ｘ １０ ”／ａａで選択的に
打込む。
その熱酸化により成長させた８ｉ０１膜２を７オトレジ
スト膜３をマスクとしてエツチングし、Ｐ型ウェル形成
のため、形成された開口を通してボａ ｙイオン４ ｋ
７５ＫｅＶ、 ８ Ｘ １０ ”／ａａで選択的に
打込む。
次いで第２Ｂ図のように、マスク３を除去してから酸化
性雰囲気中で１２００℃で熱処理し、表面にＳｉ０ｇ膜
（図示せず）を成長させると同時に上記の打込まれたポ
ロンをドライブ拡散してＰＩＪＪｉウェル５を形成し、
更に全面の８ｉ０．をすべて除去後に新たに熱酸化によ
り８１０．膜６を成長させる。しかる後、化学的気相成
長法（ＯＶＤ法）でＳ、ｔ Ｏ，膜６上１／Ｃ８ｉ、Ｎ
４膜７を成長させる。
性雰囲気中で１２００℃で熱処理し、表面にＳｉ０ｇ膜
（図示せず）を成長させると同時に上記の打込まれたポ
ロンをドライブ拡散してＰＩＪＪｉウェル５を形成し、
更に全面の８ｉ０．をすべて除去後に新たに熱酸化によ
り８１０．膜６を成長させる。しかる後、化学的気相成
長法（ＯＶＤ法）でＳ、ｔ Ｏ，膜６上１／Ｃ８ｉ、Ｎ
４膜７を成長させる。
次いで第２０図のよ５に、Ｓｉ、Ｎ、膜７をフォトエツ
チングでパターニングし、これをマスクとしてチャネル
ストッパ用のボロン８ｖイオン打込みする。
チングでパターニングし、これをマスクとしてチャネル
ストッパ用のボロン８ｖイオン打込みする。
次いで第２Ｄ図のように、酸化性雰囲気中で１０００℃
での熱酸化によッテ、Ｓｉ、Ｎ４膜７に覆われた以外の
領域に素子分離用のフィールド８ｉ０．膜９を９５０
ＯＡの厚さに成長させる。このフィールド８ｉ０．膜９
の平面形状は第３人図に示した。
での熱酸化によッテ、Ｓｉ、Ｎ４膜７に覆われた以外の
領域に素子分離用のフィールド８ｉ０．膜９を９５０
ＯＡの厚さに成長させる。このフィールド８ｉ０．膜９
の平面形状は第３人図に示した。
次いで表面上の８ｉ１Ｎ４膜７及び８ｉ０．膜６を除去
し、しかる後第２Ｅ図のように基板表面の熱酸化によっ
て約５００人厚のゲート酸化膜１０を成長サ−ｔ、１ｉ
ＣＯＶＤ法にようＹ、、厚さ３５００Ａ程度のポリシリ
コン層１１を全面に付着させる。
し、しかる後第２Ｅ図のように基板表面の熱酸化によっ
て約５００人厚のゲート酸化膜１０を成長サ−ｔ、１ｉ
ＣＯＶＤ法にようＹ、、厚さ３５００Ａ程度のポリシリ
コン層１１を全面に付着させる。
次いで第２Ｆ図のように、フォトエツチングでポリシリ
コン層１１を各ゲート電極形状にパターニングし、続い
てゲート酸化膜１０を同形状にエツチングする。この平
面形状は第３Ｂ図に示した。
コン層１１を各ゲート電極形状にパターニングし、続い
てゲート酸化膜１０を同形状にエツチングする。この平
面形状は第３Ｂ図に示した。
次いで第２Ｇ図のようＫ、露出した基板面からゲート電
極１１上にかけて熱酸化によって８１０゜膜１６Ｖ成長
させ、更にフォトレジスト１７で所定箇所を覆った状態
でリンをイオン打込みし、ソース又はドレイン領域とな
るＮ＋型領領域１２．１３゜１４．１５をＰｆｉウェル
５中に夫々形成する。
極１１上にかけて熱酸化によって８１０゜膜１６Ｖ成長
させ、更にフォトレジスト１７で所定箇所を覆った状態
でリンをイオン打込みし、ソース又はドレイン領域とな
るＮ＋型領領域１２．１３゜１４．１５をＰｆｉウェル
５中に夫々形成する。
しかる後、第２Ｈ図のように、今度はウェル５上をフォ
トレジスト膜２０で覆ってボロンなイオン打込みし、Ｎ
＠シリコン基板ＩＫソース又はドレイン領域としてのＰ
＋型領域１８．１９を夫々形成する。これらソース又は
ドレイン領域１２〜１５．１８．１９を形成するための
各イオン打込みのエネルギはゲート電極１１及びゲート
酸化膜１０中は通過しないように設定されるので、それ
らのソース及びドレイン領域はゲート電極１１の両側に
ゲート電極にセルファライン（自己整合）して形成され
る。
トレジスト膜２０で覆ってボロンなイオン打込みし、Ｎ
＠シリコン基板ＩＫソース又はドレイン領域としてのＰ
＋型領域１８．１９を夫々形成する。これらソース又は
ドレイン領域１２〜１５．１８．１９を形成するための
各イオン打込みのエネルギはゲート電極１１及びゲート
酸化膜１０中は通過しないように設定されるので、それ
らのソース及びドレイン領域はゲート電極１１の両側に
ゲート電極にセルファライン（自己整合）して形成され
る。
次いで０ＶＤｆｉによって全面にリンシリケートガラス
膜（ＰａＧ展）２１を被着し、しかる畿第２Ｉ図のよう
に、このＰａＧ膜２１のうちｖｔｈを高めるべ＠ＭＩ
８ＦＦｌｉＴのゲート電極上及びその周囲の部分をエツ
チング除去し、情報書込み用のｖｔｈ制御のための選択
的イオン打込みのマスクを完成する。そしてこの状態で
、ボロンイオン２２を１３０ＫｅＶのエネルギー、１０
１３ ／ｃＩａのドーズ量で打込む。これによってボロ
ンイオン２２はＰｆ９Ｇ膜２１の存在しない部分のゲー
ト電極１１及びゲート酸化Ｊ［１０を通してその直下の
ウェル５表面にまで到達し、そこにボロン打込み領域２
３を形成する。このイオン打込みされたＭＩＳＦＥＴの
ｖｔｈは約ｓ ｖ＃ｃｔで高められる。これに対して打
込まれないＭ工５ＦＥＴのｖｔｈは１例えば０．６Ｖで
ある。このときのＰａＧ膜２１の平面形状を第３０図に
示した。
膜（ＰａＧ展）２１を被着し、しかる畿第２Ｉ図のよう
に、このＰａＧ膜２１のうちｖｔｈを高めるべ＠ＭＩ
８ＦＦｌｉＴのゲート電極上及びその周囲の部分をエツ
チング除去し、情報書込み用のｖｔｈ制御のための選択
的イオン打込みのマスクを完成する。そしてこの状態で
、ボロンイオン２２を１３０ＫｅＶのエネルギー、１０
１３ ／ｃＩａのドーズ量で打込む。これによってボロ
ンイオン２２はＰｆ９Ｇ膜２１の存在しない部分のゲー
ト電極１１及びゲート酸化Ｊ［１０を通してその直下の
ウェル５表面にまで到達し、そこにボロン打込み領域２
３を形成する。このイオン打込みされたＭＩＳＦＥＴの
ｖｔｈは約ｓ ｖ＃ｃｔで高められる。これに対して打
込まれないＭ工５ＦＥＴのｖｔｈは１例えば０．６Ｖで
ある。このときのＰａＧ膜２１の平面形状を第３０図に
示した。
なお、上述の情報書込みのための不純物のイオン打込み
条件は打込みエネルギ４０〜５００ＫｅＶ。
条件は打込みエネルギ４０〜５００ＫｅＶ。
ドーズ量１０１０〜１０１′原子／Ｃ艷の範囲から状況
に応じて種々選択される。即ち、打込みエネルギはゲー
ト電極とゲート酸化膜の膜厚、不純物の種類等によって
決まり、ドーズ量はｖｔｈを何ｖ−１で変化させたいか
によって決定される。また、打込みエネルギが４０〜１
５０ＫｅＶのときは、Ｐ８Ｇ膜２１ｋかえてホトレジス
ト膜をマスクとして用いても良い。
に応じて種々選択される。即ち、打込みエネルギはゲー
ト電極とゲート酸化膜の膜厚、不純物の種類等によって
決まり、ドーズ量はｖｔｈを何ｖ−１で変化させたいか
によって決定される。また、打込みエネルギが４０〜１
５０ＫｅＶのときは、Ｐ８Ｇ膜２１ｋかえてホトレジス
ト膜をマスクとして用いても良い。
次いでＰ８Ｇ膜２１を除去した後、改めて第２Ｊ図のよ
うｋ、層間絶縁膜としてのＰａＧ膜２４を付は直し、そ
の平坦化のために約１０００℃でグラス７０−処理を行
なう。この処理時の熱で上記ボロン打込み領域２３がア
ニールされる。なお、本発明者の研究によれば、このア
ニールは少なくとも４００℃、３分間以上であれば充分
であることが判明している。
うｋ、層間絶縁膜としてのＰａＧ膜２４を付は直し、そ
の平坦化のために約１０００℃でグラス７０−処理を行
なう。この処理時の熱で上記ボロン打込み領域２３がア
ニールされる。なお、本発明者の研究によれば、このア
ニールは少なくとも４００℃、３分間以上であれば充分
であることが判明している。
次いで第２に図のように、真空蒸着法で全面にアルミニ
ウムを付着させ、これをフォトエツチングでバターニン
グし１各アルミニウム電極又は配置１２５．２６．２７
．２８．２９を夫々形成する。
ウムを付着させ、これをフォトエツチングでバターニン
グし１各アルミニウム電極又は配置１２５．２６．２７
．２８．２９を夫々形成する。
この平面形状を第３Ｄ図に示した。なお、このアルミニ
ウム配線の形成時ＫＭＩ８ＦＥＴのＶｔｈが変動するの
を防止するために水素（Ｈ２）アニール（４００℃〜５
００℃、数十分）を行なう必要があるが、この水素アニ
ールの工程を利用して先にチャネル部に打込んだ不純物
のアニールを行なうこともできる。従って、層間絶縁膜
としＣＰ８Ｇ膜を使用しない（グラス７０−処理がない
）場合も、特にアニール工程を付加する必要はない。
ウム配線の形成時ＫＭＩ８ＦＥＴのＶｔｈが変動するの
を防止するために水素（Ｈ２）アニール（４００℃〜５
００℃、数十分）を行なう必要があるが、この水素アニ
ールの工程を利用して先にチャネル部に打込んだ不純物
のアニールを行なうこともできる。従って、層間絶縁膜
としＣＰ８Ｇ膜を使用しない（グラス７０−処理がない
）場合も、特にアニール工程を付加する必要はない。
しかる後、全面に最終保饅膜３０（例えばＣＶＤ法によ
る８ｉ０１膜）を被着する。
る８ｉ０１膜）を被着する。
以上説明したように、本実施例の方法によれば、ゲート
電極の形成後にＰＥＧ膜２膜管１スクとし、ゲート電極
１１及びゲート酸化膜１０を通してその直下のチャネル
部に選択的に上述したドーズ量でボロンを打込むことに
より、そのＭＩ ｓｐｇ’ｒのｖｔｈを０．６ｖから８
ｖへ高めることができる。
電極の形成後にＰＥＧ膜２膜管１スクとし、ゲート電極
１１及びゲート酸化膜１０を通してその直下のチャネル
部に選択的に上述したドーズ量でボロンを打込むことに
より、そのＭＩ ｓｐｇ’ｒのｖｔｈを０．６ｖから８
ｖへ高めることができる。
この高められたｖｔｈはボロンを打込まないＰＥＴのｖ
ｔｈより充分に高ければよいから種々の値に設定できる
。
ｔｈより充分に高ければよいから種々の値に設定できる
。
このように選択的Ｋｖｔｈを高めることによって情報を
書込んだマスクＲＯＭを作成できるが、注目すべきこと
は、情報書込みのためのイオン打込みをゲート電極形成
後に行なうことである。即ち、情報書込みを製造プロセ
スの後半、特に終段において行なえることになるから、
ＴＡＴを短かくすることができ、ユーザーの要求に応じ
て情報書込みされた製品な迅速に作成することができる
。特に、上記したデコーダの如＠０Ｍ０８回路が組込ま
れている場合、０Ｍ０ａＶ構成するソース及びドレイン
領域の形成工程がＮ＋型とＰ＋型の２回必要だが、本実
施例の書込み１慢はそれらの形成工程の後に実施される
ものであるから、既述した（１）及び（２）の方式に比
べてＴＡＴをはるかに短かくできる。即ち、本実施例の
ＴＡＴは、（１）の方式を０ＭＯ８プロセスに適用した
場合のＴＡＴＫ比べて約ａｏ−（（２）の方式に比べて
約３８慢）になっており、大幅に短縮している。なお、
本実施例の如き情報書込み方式をＮチャネルＭ１８１Ｉ
’ＥＴのみからなるＲＯＭに適用した場合のＴＡＴも、
（１１０万式を用いた場合のＴＡＴに比べ′″Ｃ４０−
弱（（２）の方式に比べて５０チ）になることを確認し
ている。
書込んだマスクＲＯＭを作成できるが、注目すべきこと
は、情報書込みのためのイオン打込みをゲート電極形成
後に行なうことである。即ち、情報書込みを製造プロセ
スの後半、特に終段において行なえることになるから、
ＴＡＴを短かくすることができ、ユーザーの要求に応じ
て情報書込みされた製品な迅速に作成することができる
。特に、上記したデコーダの如＠０Ｍ０８回路が組込ま
れている場合、０Ｍ０ａＶ構成するソース及びドレイン
領域の形成工程がＮ＋型とＰ＋型の２回必要だが、本実
施例の書込み１慢はそれらの形成工程の後に実施される
ものであるから、既述した（１）及び（２）の方式に比
べてＴＡＴをはるかに短かくできる。即ち、本実施例の
ＴＡＴは、（１）の方式を０ＭＯ８プロセスに適用した
場合のＴＡＴＫ比べて約ａｏ−（（２）の方式に比べて
約３８慢）になっており、大幅に短縮している。なお、
本実施例の如き情報書込み方式をＮチャネルＭ１８１Ｉ
’ＥＴのみからなるＲＯＭに適用した場合のＴＡＴも、
（１１０万式を用いた場合のＴＡＴに比べ′″Ｃ４０−
弱（（２）の方式に比べて５０チ）になることを確認し
ている。
また、本実施例による情報書込み法はイオン打込みによ
っているから素子サイズを何ら増大させることなく行な
え、各メモリセルのコンタクトホールやＡｊ配線の共用
が可能であるから、既述した（３）及び（４）の方式に
比べて独立したコンタクトホールや配縁が不要となって
集積度がずっと高くなり、チップサイズを既述した（１
）及び（２）の方式と同程度に小さくできる。
っているから素子サイズを何ら増大させることなく行な
え、各メモリセルのコンタクトホールやＡｊ配線の共用
が可能であるから、既述した（３）及び（４）の方式に
比べて独立したコンタクトホールや配縁が不要となって
集積度がずっと高くなり、チップサイズを既述した（１
）及び（２）の方式と同程度に小さくできる。
このように、ＴＡＴを短か（できる上に集積度も上げら
れるという一挙両得の顕著な効果は本発明による方法で
はじめて実現できるのである。
れるという一挙両得の顕著な効果は本発明による方法で
はじめて実現できるのである。
第４Ａ図〜第４Ｄ図及び第５図は、上述の実施例を更に
発展させた実施例を示すへのである。
発展させた実施例を示すへのである。
この実施例によれば、第２人図〜第２Ｈ図までの工程を
行なった後、引続き第４Ａ図のようｋＯＶＤ法により層
間絶縁膜としてＰＳＧ膜２膜管４着形成後に、第２に図
で述べたようにして各アルミニウム電極又は配置Ｎ２５
〜２９を形成する。
行なった後、引続き第４Ａ図のようｋＯＶＤ法により層
間絶縁膜としてＰＳＧ膜２膜管４着形成後に、第２に図
で述べたようにして各アルミニウム電極又は配置Ｎ２５
〜２９を形成する。
次いで第４Ｂ図のよ５に、更に上面に７オトレジスト膜
４０を付け、これをマスクとし″ＣＰ８Ｇ膜２４のうち
情報書込みのためにイオン打込みを行なうべきＭＩＳＦ
ＥＴのゲート電極ｌｌ上の部分をエツチングで除去する
。
４０を付け、これをマスクとし″ＣＰ８Ｇ膜２４のうち
情報書込みのためにイオン打込みを行なうべきＭＩＳＦ
ＥＴのゲート電極ｌｌ上の部分をエツチングで除去する
。
次いで第４０図のようＫ、フォトレジスト膜４０をその
ままにして、上述したと同様の条件でボロンイオン４１
を打込み、ゲート電極１１下のチャネル部にボロン打込
み領域２３を形成す４゜この状態の平面形状は第５図に
示した。
ままにして、上述したと同様の条件でボロンイオン４１
を打込み、ゲート電極１１下のチャネル部にボロン打込
み領域２３を形成す４゜この状態の平面形状は第５図に
示した。
次いで第４Ｄ図のようＫ、全面に最終保譲膜としてＰａ
Ｇ膜４膜上２く被着する。
Ｇ膜４膜上２く被着する。
この第４図の実施例では１層間絶縁膜であるＰＳＧ膜２
膜管４アルミニウム配−を形成した後に情報書込みを行
なりているから、ＴＡＴを既述した（３）及び（４）の
どの方式よりも更に短かくすることができる。なお、こ
の場合のボロン打込み領域２３のアニールは、イオン打
込用マスクであるホトレジスト膜４０を除去した後に先
述したアルミニウム配線の水素アニール（４００℃〜５
００℃、数十分）を行なうようにすれば、％にアニール
のための工程を付加する必要はない。
膜管４アルミニウム配−を形成した後に情報書込みを行
なりているから、ＴＡＴを既述した（３）及び（４）の
どの方式よりも更に短かくすることができる。なお、こ
の場合のボロン打込み領域２３のアニールは、イオン打
込用マスクであるホトレジスト膜４０を除去した後に先
述したアルミニウム配線の水素アニール（４００℃〜５
００℃、数十分）を行なうようにすれば、％にアニール
のための工程を付加する必要はない。
第６図及び第７図は、本発明を縦型ＲＯＭに適用した実
施例を示すものである。
施例を示すものである。
このＲＯＭは第６図に示す構成からなり℃いて、Ｎチャ
ネルＭＩＳＦＥＴからなるメモリセルのうち書込みを行
なうべきセル（図中、破馨でＳすれたもの）に対し、Ｐ
型ウェルと逆導電型の不純物をゲート電極を通して打込
むことにより、そのＭＩＳＦＥＴをデプレッシ曹ンモー
ドとすることができる。この縦ｆＪ）１．ＯＭにおいて
、読出し時には全デーーーをプリチャ、−ジしてハイレ
ベルとなし、選択されたワード１ｗｖロウレベル、他の
ワード線をハイレベルとする。選択されたセルがエンハ
ンスメントモードのＦ Ｂ Ｔであれは導通せず、デー
タｌの電位はハイレベルの１筐であり、他方選択された
セルがデプレッシ曹ンモードのＦＥＴであれば導通して
、データ線の電位はａウレベルトする。コノデータ線の
電位の変化をセンスアンプ８Ａで検出して、書込み情報
に応じた出力Ｄ。。７を得る。
ネルＭＩＳＦＥＴからなるメモリセルのうち書込みを行
なうべきセル（図中、破馨でＳすれたもの）に対し、Ｐ
型ウェルと逆導電型の不純物をゲート電極を通して打込
むことにより、そのＭＩＳＦＥＴをデプレッシ曹ンモー
ドとすることができる。この縦ｆＪ）１．ＯＭにおいて
、読出し時には全デーーーをプリチャ、−ジしてハイレ
ベルとなし、選択されたワード１ｗｖロウレベル、他の
ワード線をハイレベルとする。選択されたセルがエンハ
ンスメントモードのＦ Ｂ Ｔであれは導通せず、デー
タｌの電位はハイレベルの１筐であり、他方選択された
セルがデプレッシ曹ンモードのＦＥＴであれば導通して
、データ線の電位はａウレベルトする。コノデータ線の
電位の変化をセンスアンプ８Ａで検出して、書込み情報
に応じた出力Ｄ。。７を得る。
このような縦ｌｌＲＯＭを本発明により製造する方法を
第７図で説明する。
第７図で説明する。
まず第２Ａ図〜第２Ｄ図に示した手段を用いて、第７Ａ
図のように基板上にフィールド１９ｆＯ，ｌ［５０を選
択的に成長させ１次いで第２ｇ図〜第２０図に示した手
段を用いて、第７Ｂ図のようにゲート電′＠５１を所定
パターンに形成する。そし℃、次に第２Ｈ図〜第２工図
に示す手段を用いて第７Ｃ図のように、ゲート電極５１
の両側にソース及びドレイン領域を形成後ＩＩＣｐｓａ
膜５２をマスクとして、その開口からゲート電極５１を
通してその直下のチャネル部（Ｐ淑つェル）中ＫＮｆｆ
ｉ不純物、例、ｔｔｆ燐ｖ２６０に＠Ｖ、１０”／ｃｊ
で打込ｔｒ。
図のように基板上にフィールド１９ｆＯ，ｌ［５０を選
択的に成長させ１次いで第２ｇ図〜第２０図に示した手
段を用いて、第７Ｂ図のようにゲート電′＠５１を所定
パターンに形成する。そし℃、次に第２Ｈ図〜第２工図
に示す手段を用いて第７Ｃ図のように、ゲート電極５１
の両側にソース及びドレイン領域を形成後ＩＩＣｐｓａ
膜５２をマスクとして、その開口からゲート電極５１を
通してその直下のチャネル部（Ｐ淑つェル）中ＫＮｆｆ
ｉ不純物、例、ｔｔｆ燐ｖ２６０に＠Ｖ、１０”／ｃｊ
で打込ｔｒ。
そしエアニールを経て、燐の打込まれたｌ’ ＦＡＴを
デプレッシ曹ンモードのＩ’ＥＴとする。
デプレッシ曹ンモードのＩ’ＥＴとする。
この方法によって、上述したと同様の理由から、ＴＡＴ
が短かくサイズの小さい縦！３１１（、ＯＭを作成する
ことができる。
が短かくサイズの小さい縦！３１１（、ＯＭを作成する
ことができる。
以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基いて更に変形が可能である。
術的思想に基いて更に変形が可能である。
例えば、層間絶縁膜とし工のＰ２Ｏ膜を形成後アルミニ
ウム配線の形成前に書込み用のイオン打込みを行なって
よいし、或いはこのＰＥＧ膜形成前にイオン打込みを行
なってもよい。また、イオン打込み領域のアニールは通
常のプロセスに付随したグラスフローや水素アニール等
で同時に行なえるが、別のアニール（例えばレーザーア
ニールや電子ビームアニール）で行なうこともでき杢、
使用するゲート電極材料はポリシリコン以外に９通常の
アルミニウム、モリブデン、タングステン等の金属を選
択することができる。打込むイオン種も上述の他１周期
表第■族又は第■族元累から種々選択できる。また１本
発明は、デコーダ部も富めてすべての素子がＮチャネル
Ｍ Ｉ ８ Ｆ Ｅ ＴからなっているＲＯＭｋも勿論
適用可能であり、更にそのＩＯ内の一部１／ｃＲＯＭエ
リアを有しているような他のＭＩ８！１１Ｍｌ０ｋも応
用可能である。
ウム配線の形成前に書込み用のイオン打込みを行なって
よいし、或いはこのＰＥＧ膜形成前にイオン打込みを行
なってもよい。また、イオン打込み領域のアニールは通
常のプロセスに付随したグラスフローや水素アニール等
で同時に行なえるが、別のアニール（例えばレーザーア
ニールや電子ビームアニール）で行なうこともでき杢、
使用するゲート電極材料はポリシリコン以外に９通常の
アルミニウム、モリブデン、タングステン等の金属を選
択することができる。打込むイオン種も上述の他１周期
表第■族又は第■族元累から種々選択できる。また１本
発明は、デコーダ部も富めてすべての素子がＮチャネル
Ｍ Ｉ ８ Ｆ Ｅ ＴからなっているＲＯＭｋも勿論
適用可能であり、更にそのＩＯ内の一部１／ｃＲＯＭエ
リアを有しているような他のＭＩ８！１１Ｍｌ０ｋも応
用可能である。
図面は本発明の実施例を示すものであって、第１Ａ図は
横ＢＩＩＲＯＭの概略的な回路図、第１Ｂ図はそのデコ
ーダ部の回路図、第２Ａ図〜第２に図はそのメモリセル
及びデコーダ部の製造方法な工Ｓ＊＜示す各断面図、第
３Ａ図〜第３Ｄ図はその工１ｉｋ対応するメモリセルの
各平面図、第４Ａ図〜第４Ｄ図は別の製造方法を工１！
！ＪＩＫ示す各断面図、第５図は第４０図のメモリセル
の平面図、第６図は縦＠ＲＯＭの概略的な回路図、第７
Ａ図〜第７０図はそのメモリセルを製造工程順に示す各
平面図である。 なお、図面に用いられ工いる符号において、１１及び５
１はゲート電極、１０はゲート酸化展、２２及び４１は
ボロンのイオンビーム、２１゜２４及び３０はリンシリ
ケートガラス属、２３はボロン打込み領域、４０はフォ
トレジ−Ｕ）膜であも第３Ａ図 第３６図 第３Ｃ図 第３０ ｒ 第 ５ 図 第７Ｂ図 社日立製作所武蔵工場内
横ＢＩＩＲＯＭの概略的な回路図、第１Ｂ図はそのデコ
ーダ部の回路図、第２Ａ図〜第２に図はそのメモリセル
及びデコーダ部の製造方法な工Ｓ＊＜示す各断面図、第
３Ａ図〜第３Ｄ図はその工１ｉｋ対応するメモリセルの
各平面図、第４Ａ図〜第４Ｄ図は別の製造方法を工１！
！ＪＩＫ示す各断面図、第５図は第４０図のメモリセル
の平面図、第６図は縦＠ＲＯＭの概略的な回路図、第７
Ａ図〜第７０図はそのメモリセルを製造工程順に示す各
平面図である。 なお、図面に用いられ工いる符号において、１１及び５
１はゲート電極、１０はゲート酸化展、２２及び４１は
ボロンのイオンビーム、２１゜２４及び３０はリンシリ
ケートガラス属、２３はボロン打込み領域、４０はフォ
トレジ−Ｕ）膜であも第３Ａ図 第３６図 第３Ｃ図 第３０ ｒ 第 ５ 図 第７Ｂ図 社日立製作所武蔵工場内
Claims (1)
- 【特許請求の範囲】 １、 メモリ素子であるＭＩ８ＦＥＴを行列状に配列し
てなり、これらＭＩ８ＦＢＴは第１のしきい値電圧を有
するＭＩ８Ｆｌ！ＩＴ又は第２のしきい値電圧を有する
ＭＩ８ＦｇＴのいづれか一万であるようなＲＯＭの製造
方法におい工、第１のしきい値電圧を有するＭＩ８ＦＦ
ｉＴを行列状に形成する第１の工程と、選択されたＭＩ
８ＦＩＴのチャネルＩＩＫそのゲート電極を通して不純
物をイオン打込みすることｋよりてそのＭ Ｉ−８Ｆ
Ｂ Ｔのしきい値電圧を第２のしきい値電圧に変化させ
るｌｌ２の工程とを有することを特徴とするＲＯＭの製
造方法・ ２、前記第２の工程のイオン打込みは、ＭＩＳＦＢＴの
ソース及びドレイン領域ｉｃ接続する配置層を形成した
後ｋ、行なうことＶ＊徴とする特許請求の範囲第１項記
載の１％０Ｍの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209242A JPS58111364A (ja) | 1981-12-25 | 1981-12-25 | Ｒｏｍの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209242A JPS58111364A (ja) | 1981-12-25 | 1981-12-25 | Ｒｏｍの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58111364A true JPS58111364A (ja) | 1983-07-02 |
Family
ID=16569709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56209242A Pending JPS58111364A (ja) | 1981-12-25 | 1981-12-25 | Ｒｏｍの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111364A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287164A (ja) * | 1985-06-13 | 1986-12-17 | Ricoh Co Ltd | 半導体メモリ装置 |
| JPS63141365A (ja) * | 1986-12-03 | 1988-06-13 | Mitsubishi Electric Corp | ワンチツプマイクロコンピユ−タ |
| JPS6480069A (en) * | 1987-09-21 | 1989-03-24 | Hitachi Ltd | Semiconductor storage device and manufacture thereof |
| US5235200A (en) * | 1990-01-29 | 1993-08-10 | Hitachi, Ltd. | Semiconductor integrated circuit device |
-
1981
- 1981-12-25 JP JP56209242A patent/JPS58111364A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287164A (ja) * | 1985-06-13 | 1986-12-17 | Ricoh Co Ltd | 半導体メモリ装置 |
| JPS63141365A (ja) * | 1986-12-03 | 1988-06-13 | Mitsubishi Electric Corp | ワンチツプマイクロコンピユ−タ |
| JPS6480069A (en) * | 1987-09-21 | 1989-03-24 | Hitachi Ltd | Semiconductor storage device and manufacture thereof |
| US5235200A (en) * | 1990-01-29 | 1993-08-10 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US5427966A (en) * | 1990-01-29 | 1995-06-27 | Hitachi, Ltd. | Process for fabricating a semiconductor device having floating gate and control gate electrodes |
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