JPS59224168A - Ｒｏｍの製造方法 - Google Patents
Ｒｏｍの製造方法Info
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- JPS59224168A JPS59224168A JP58097805A JP9780583A JPS59224168A JP S59224168 A JPS59224168 A JP S59224168A JP 58097805 A JP58097805 A JP 58097805A JP 9780583 A JP9780583 A JP 9780583A JP S59224168 A JPS59224168 A JP S59224168A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＲＯＭ（リードオンリーメモリ）の製造方法に
関し、特にマスクＲＯＭの製造方法に関するものである
。
関し、特にマスクＲＯＭの製造方法に関するものである
。
一般にマスクＲＯＭ、特にＭＯＳ）ランジスタのＲＯＭ
では、多数個形成したＲＯＭの所要番地のＭＯＳ）ラン
ジスタを常時カットオフ状態に設定することにより情報
の書き込みを行なっている。
では、多数個形成したＲＯＭの所要番地のＭＯＳ）ラン
ジスタを常時カットオフ状態に設定することにより情報
の書き込みを行なっている。
このための方法として種々のものがあるが、その一つに
チャネル領域にゲート電極を通してイオン打込みを行う
（以下、チャネルインプラと称する）ものがあり、ＭＯ
Ｓトランジスタのゲート電極形成後に所要番地のＭＯＳ
）ランジスタのソース、ドレイン間にすなわちチャネル
領域に基板と同一導電型の高濃度不純物層をゲート電極
を通したイオン打込により形成している。したがって、
この不純物層が形成されたＭＯＳ）ランジスタは■。
チャネル領域にゲート電極を通してイオン打込みを行う
（以下、チャネルインプラと称する）ものがあり、ＭＯ
Ｓトランジスタのゲート電極形成後に所要番地のＭＯＳ
）ランジスタのソース、ドレイン間にすなわちチャネル
領域に基板と同一導電型の高濃度不純物層をゲート電極
を通したイオン打込により形成している。したがって、
この不純物層が形成されたＭＯＳ）ランジスタは■。
が高くされて常時カットオフ状態とされ、情報が書き込
まれた状態とされる。（特開昭５６−１３０９６３号、
同５６−１３０９７５号） しかしながら、このようなＲＯＭの形成方法では、チャ
ネルインプラを行なうに際し、情報書き込みを行なわな
いＭＯＳ）ランジスタをホトレジスト膜でマスキングし
た上で露呈されているＭＯＳトランジスタに不純物のイ
オン打込みを行ないかつ所要の後処理を行なう等の工程
が必要とされる。このため、従来のＭＯＳ）ランジスタ
製造工程に加えてこれらの新たな工程を付加することは
全工程の増加を招き、作業効率上好ましくない。
まれた状態とされる。（特開昭５６−１３０９６３号、
同５６−１３０９７５号） しかしながら、このようなＲＯＭの形成方法では、チャ
ネルインプラを行なうに際し、情報書き込みを行なわな
いＭＯＳ）ランジスタをホトレジスト膜でマスキングし
た上で露呈されているＭＯＳトランジスタに不純物のイ
オン打込みを行ないかつ所要の後処理を行なう等の工程
が必要とされる。このため、従来のＭＯＳ）ランジスタ
製造工程に加えてこれらの新たな工程を付加することは
全工程の増加を招き、作業効率上好ましくない。
特にＰＭＯ８，ＮＭＯ８の各トランジスタを備えるＣＭ
Ｏ８ＲＯＭでは、本来の工程数が多いのにそれに加えて
この新たな工程を付加することは製造が極めて複雑にな
る。
Ｏ８ＲＯＭでは、本来の工程数が多いのにそれに加えて
この新たな工程を付加することは製造が極めて複雑にな
る。
また、本発明者の検討によれば、この製造方法はＲＯＭ
の製品完成（情報書込み）までの時間を短くするのに極
めて有効であるが、その一方で高濃度の不純物メンプラ
を行なって情報書込みを行なう必要があるので、チャネ
ル長が短かくゲート酸化膜の簿いＭＯＳ）ランジスタに
対しては、このような高密度のインプラではＢＶＤ、（
ソース、ドレイン間耐圧）の著しい低下を生じさらに、
ＭＯＳ）ランジスタのゲート電極と基板間の容量のアン
バランスを生じるという問題がある。
の製品完成（情報書込み）までの時間を短くするのに極
めて有効であるが、その一方で高濃度の不純物メンプラ
を行なって情報書込みを行なう必要があるので、チャネ
ル長が短かくゲート酸化膜の簿いＭＯＳ）ランジスタに
対しては、このような高密度のインプラではＢＶＤ、（
ソース、ドレイン間耐圧）の著しい低下を生じさらに、
ＭＯＳ）ランジスタのゲート電極と基板間の容量のアン
バランスを生じるという問題がある。
本発明の目的は製造工程数を増大することなく情報の書
き込みを行なうことができるＲＯＭの製造方法を提供す
ることにある。
き込みを行なうことができるＲＯＭの製造方法を提供す
ることにある。
また、本発明の目的はＢＶＤ、の劣化や容量のアンバラ
ンスの生じることのないＲＯＭの製造方法を提供するこ
とにある。
ンスの生じることのないＲＯＭの製造方法を提供するこ
とにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれは、下記のとおりである。
を簡単に説明すれは、下記のとおりである。
すなわち、ゲートが形成された後に情報書き込み用のＭ
ＯＳ・トランジスタのゲートをホトレジストにてマスキ
ングし、その上でソース、ドレインの形成を行なうこと
によりオフセットされたソース、ドレインを形成でき、
これによりしきい値電圧■ｉｈの増大を図ってＭＯＳ）
ランジスタをカットオフ状態に設定する一方でＢＶＤ８
の劣化と容量のアンバランス化を防止でき、しかも製造
工数の増大を防止するものである。
ＯＳ・トランジスタのゲートをホトレジストにてマスキ
ングし、その上でソース、ドレインの形成を行なうこと
によりオフセットされたソース、ドレインを形成でき、
これによりしきい値電圧■ｉｈの増大を図ってＭＯＳ）
ランジスタをカットオフ状態に設定する一方でＢＶＤ８
の劣化と容量のアンバランス化を防止でき、しかも製造
工数の増大を防止するものである。
第１図〜第４図は本発明をＮチャネルＭＯＳトランジス
タで構成されたＲＯＭに適用した例であり、特にＲＯＭ
プレイの外部回路にＰチャネルＭＯＳトランジスタを有
するマスクＲＯＭに適用した実施例である。
タで構成されたＲＯＭに適用した例であり、特にＲＯＭ
プレイの外部回路にＰチャネルＭＯＳトランジスタを有
するマスクＲＯＭに適用した実施例である。
先ず、第１回置は平面図、同図ＣＢ）は同図囚図の■■
線断面図（以下、第２図〜第４図においても同じ）であ
り、図示のようにＮＷ半導体基板２０に形成したＰ型ウ
ェル領域１の主面に略平方形をしたフィールド酸化膜２
を複数個所にかつ対角線方向に配列して形成し、また各
フィールド酸化膜２間の半導体基板の主面にはゲート酸
化膜３を形成する。
線断面図（以下、第２図〜第４図においても同じ）であ
り、図示のようにＮＷ半導体基板２０に形成したＰ型ウ
ェル領域１の主面に略平方形をしたフィールド酸化膜２
を複数個所にかつ対角線方向に配列して形成し、また各
フィールド酸化膜２間の半導体基板の主面にはゲート酸
化膜３を形成する。
次いで、全面にポリシリコン膜を形成すると共に、ホト
レジストを用いた常法のホトリングラフィ技術によりに
のポリシリコン膜をバターニングし、第２図（５）、（
Ｂ）に示すように、前記フィールド酸化膜２およびゲー
ト酸化膜３上にわたって横方向に波形に連続された複数
本のポリシリコン膜４、即ちゲートを形成する。これは
ＲＯＭアレイ内に延在するワード線でもある。その後、
全面にホトレジスト膜を形成しかてこれをパターニング
することにより、図外の外部回路を構成するＰチャネル
ＭＯＳトランジスタを形成すべき領域をホトレジスト膜
で被覆する。この時同時に前記ポリシリコン膜４からな
るゲートの所要部位、換言すればこれから形成されるＮ
ＭＯ８）ランジスタの中、情報書き込みがなされるＮＭ
Ｏ８，）ランジスタＱ１のゲート５をホトレジスト膜６
で被覆する。この場合、ホトレジスト膜６はゲート５の
幅よりも充分大きく被覆を行なっておく。この状態でＮ
型不純物例えばヒ素、リン等を全面にイオン打込みする
。
レジストを用いた常法のホトリングラフィ技術によりに
のポリシリコン膜をバターニングし、第２図（５）、（
Ｂ）に示すように、前記フィールド酸化膜２およびゲー
ト酸化膜３上にわたって横方向に波形に連続された複数
本のポリシリコン膜４、即ちゲートを形成する。これは
ＲＯＭアレイ内に延在するワード線でもある。その後、
全面にホトレジスト膜を形成しかてこれをパターニング
することにより、図外の外部回路を構成するＰチャネル
ＭＯＳトランジスタを形成すべき領域をホトレジスト膜
で被覆する。この時同時に前記ポリシリコン膜４からな
るゲートの所要部位、換言すればこれから形成されるＮ
ＭＯ８）ランジスタの中、情報書き込みがなされるＮＭ
Ｏ８，）ランジスタＱ１のゲート５をホトレジスト膜６
で被覆する。この場合、ホトレジスト膜６はゲート５の
幅よりも充分大きく被覆を行なっておく。この状態でＮ
型不純物例えばヒ素、リン等を全面にイオン打込みする
。
次に、第３図（５）、 ”（Ｂ）に示すようにイオン打
込みしたＮ型不純物をアニール処理する。これによりｔ
型のソース領域７、ドレイン領域８を形成し、前記ゲー
ト５と共に複数個のＮ型ＭＯＳトランジスタ、換言すれ
ばメモリセルＱ、を形成する。このとき、前記ホトレジ
スト膜６でゲート５を被機したＭＯＳトランジスタＱ、
にあっては、同図に示すようにソース領域７、ドレイン
領域８はオフセット状態に形成される。
込みしたＮ型不純物をアニール処理する。これによりｔ
型のソース領域７、ドレイン領域８を形成し、前記ゲー
ト５と共に複数個のＮ型ＭＯＳトランジスタ、換言すれ
ばメモリセルＱ、を形成する。このとき、前記ホトレジ
スト膜６でゲート５を被機したＭＯＳトランジスタＱ、
にあっては、同図に示すようにソース領域７、ドレイン
領域８はオフセット状態に形成される。
しかる上で、ホトレジスト膜６等を除去し、今度は逆の
パターニングでホトレジスト膜を形成して常法によりＰ
チャネルＭＯ８Ｉ−ランジスタを形成し、かつこのホト
レジスト膜を除去した後に第４装置、（Ｂ）のように酸
化膜９、層間絶縁膜（例え−ばリンシリケートガラス膜
）１ｏを形成する。また、ソース領域７、ドレイン領域
８上にコンタクトホール１１．１２を形成し、これは縦
方向にパターニングしたアルミ配Ｍｉ１３，１４を夫々
接続する。アルミ配線１３は接地電位に接続されている
。アルミ配線１４はデータ線でありセンスアンプに接続
される。この結果、第５図に示す行列状のメモリセルな
有するメモリ回路が構成される。
パターニングでホトレジスト膜を形成して常法によりＰ
チャネルＭＯ８Ｉ−ランジスタを形成し、かつこのホト
レジスト膜を除去した後に第４装置、（Ｂ）のように酸
化膜９、層間絶縁膜（例え−ばリンシリケートガラス膜
）１ｏを形成する。また、ソース領域７、ドレイン領域
８上にコンタクトホール１１．１２を形成し、これは縦
方向にパターニングしたアルミ配Ｍｉ１３，１４を夫々
接続する。アルミ配線１３は接地電位に接続されている
。アルミ配線１４はデータ線でありセンスアンプに接続
される。この結果、第５図に示す行列状のメモリセルな
有するメモリ回路が構成される。
したがって、この製造方法によれば、ＮチャネルＭＯ８
）ランジスタのメモリセルに情報を書き込む工程は、Ｎ
チャネルＭＯ８）ランジスタの製造と同時に行なうこと
ができるので、従来の工程を全く増やす必要はなく工程
の煩雑化を防止できる。一方、情報の書き込みのなされ
たＭＯＳ）ランジスタＱ、ば、ソース領域７、ドレイン
領域８をオフセット構造としているので、ソース、ドレ
イン領域間の耐圧、ＢＶＤ８の劣化やゲート電極下の容
量のアンバランスが生じることはなく、良好な特性を維
持できる。
）ランジスタのメモリセルに情報を書き込む工程は、Ｎ
チャネルＭＯ８）ランジスタの製造と同時に行なうこと
ができるので、従来の工程を全く増やす必要はなく工程
の煩雑化を防止できる。一方、情報の書き込みのなされ
たＭＯＳ）ランジスタＱ、ば、ソース領域７、ドレイン
領域８をオフセット構造としているので、ソース、ドレ
イン領域間の耐圧、ＢＶＤ８の劣化やゲート電極下の容
量のアンバランスが生じることはなく、良好な特性を維
持できる。
ここで、第６図（イ）のように、図外のＰチャネルＭＯ
８）ランジスタの製造時、即ちＰチャネルＭＯＳトラン
ジスタのソース、ドレインの形成時に、先に形成された
ＮチャネルＭＯ８）ランジスタＱ１、Ｑ、を被覆してお
くホトレジスト膜１５の一部、つまり情報書き込みを行
なったＭＯＳ）ランジスタＱ１のゲート５部位を開口し
ておいてもよい。このようにすれば、Ｐ型不純物のイオ
ン打込み時にＰ型不純物がＭＯＳトランジスタＱ１のソ
ース領域７、ドレイン領域８間に同時にイオン打込みさ
れる。
８）ランジスタの製造時、即ちＰチャネルＭＯＳトラン
ジスタのソース、ドレインの形成時に、先に形成された
ＮチャネルＭＯ８）ランジスタＱ１、Ｑ、を被覆してお
くホトレジスト膜１５の一部、つまり情報書き込みを行
なったＭＯＳ）ランジスタＱ１のゲート５部位を開口し
ておいてもよい。このようにすれば、Ｐ型不純物のイオ
ン打込み時にＰ型不純物がＭＯＳトランジスタＱ１のソ
ース領域７、ドレイン領域８間に同時にイオン打込みさ
れる。
したがって、同図（Ｂ）のように完成されたメモリセル
ではソース領域７、ドレイン領域８間にＰ層のストッパ
１６が形成され、これによりＢＶＤＳを劣化させること
なくＶｌｈを史に高めることができる。
ではソース領域７、ドレイン領域８間にＰ層のストッパ
１６が形成され、これによりＢＶＤＳを劣化させること
なくＶｌｈを史に高めることができる。
（１）メモリセルを構成するＮチャネルＭＯ８）ランジ
スタのソース、ドレイン形成時に情報書き込みを行なう
Ｎチャネルへ４ＯＳトランジスタのゲート部位なＰチャ
ネルＭＯ８）ランジスタと共にホトレジストにて被覆し
ているので、情報書き込みがなされたＮチャネルＭＯＳ
トランジスタはソース、ドレインがオフセット構造とさ
れしきい値電圧＼’ｔｈを高めてカットオフ状態に設定
できる一方、高濃度のチャネルインプラを必要としない
のでＢＶｂ９の劣化や容量のアンバランスを防止できる
。
スタのソース、ドレイン形成時に情報書き込みを行なう
Ｎチャネルへ４ＯＳトランジスタのゲート部位なＰチャ
ネルＭＯ８）ランジスタと共にホトレジストにて被覆し
ているので、情報書き込みがなされたＮチャネルＭＯＳ
トランジスタはソース、ドレインがオフセット構造とさ
れしきい値電圧＼’ｔｈを高めてカットオフ状態に設定
できる一方、高濃度のチャネルインプラを必要としない
のでＢＶｂ９の劣化や容量のアンバランスを防止できる
。
（２）ＮチャネルＭＯ８）ランジスタからなるメモリセ
ルへの情報書き込みに、際してのホトレジストの被機は
、ＰチャネルＭＯ８）ランジスタの被覆と同時に行なう
ので、情報書き込みとしての新たな工程を付加すること
はなく、製造工程の増加を防止できる。
ルへの情報書き込みに、際してのホトレジストの被機は
、ＰチャネルＭＯ８）ランジスタの被覆と同時に行なう
ので、情報書き込みとしての新たな工程を付加すること
はなく、製造工程の増加を防止できる。
（３）ＰチャネルＭＯＳトランジスタのソース、ドレイ
ン領域の形成と同時にＮチャネルＭＯＳトランジスタの
ソース、ドレイン間にストッパを形成することができる
ので、工程数を増加することなくしきい値電圧■ｉを更
に高めることができる。
ン領域の形成と同時にＮチャネルＭＯＳトランジスタの
ソース、ドレイン間にストッパを形成することができる
ので、工程数を増加することなくしきい値電圧■ｉを更
に高めることができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、Ｐチャネル
ＭＯ８）ランジスタをメモリセルとして構成するもので
も同様であり、またメモリセルの配列パターンも変化で
きる。またメモリセルの配列パターンも変化できる。ま
た、ストッパはゲートの形成前に形成１−ておいてもよ
い。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、Ｐチャネル
ＭＯ８）ランジスタをメモリセルとして構成するもので
も同様であり、またメモリセルの配列パターンも変化で
きる。またメモリセルの配列パターンも変化できる。ま
た、ストッパはゲートの形成前に形成１−ておいてもよ
い。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマスクＲＯＭに適用
した場合について説明したが、特に短チヤネルマスクＲ
ＯＭに用いて有効である。
をその背景となった利用分野であるマスクＲＯＭに適用
した場合について説明したが、特に短チヤネルマスクＲ
ＯＭに用いて有効である。
第１図〜第４図は本発明方法の工程を示す図で、各図に
おいて囚は平面図、（Ｂ）は夫々囚の■■線断面図、 第５図はメモリ回路図、 第６図（Ａ） ＣＢ）は変形例の断面図である。 １・・・Ｐ型ウェル領域、２・・・フィールド酸化膜、
３・・・ゲート酸化膜、４・・・ポリシリコン膜（ゲー
ト）、５・・・情報書き込みトランジスタのゲート、６
・・・ホトレジスト（マスキング用）、７・・・ソース
領域、８・・・ドレイン領域、１３．１４・・・アルミ
配線、１５・・・ホトレジスト、１６・・・ストッパ、
２０・・・半導体基板、Ｑ、・・・情報書き込みＭＯＳ
セル、Ｑ２・・・ＭＯＳセル。 第 １ 図 第 ２ 図 （Ｂ） 第 ３ 図 第 ４ 図 （８）
おいて囚は平面図、（Ｂ）は夫々囚の■■線断面図、 第５図はメモリ回路図、 第６図（Ａ） ＣＢ）は変形例の断面図である。 １・・・Ｐ型ウェル領域、２・・・フィールド酸化膜、
３・・・ゲート酸化膜、４・・・ポリシリコン膜（ゲー
ト）、５・・・情報書き込みトランジスタのゲート、６
・・・ホトレジスト（マスキング用）、７・・・ソース
領域、８・・・ドレイン領域、１３．１４・・・アルミ
配線、１５・・・ホトレジスト、１６・・・ストッパ、
２０・・・半導体基板、Ｑ、・・・情報書き込みＭＯＳ
セル、Ｑ２・・・ＭＯＳセル。 第 １ 図 第 ２ 図 （Ｂ） 第 ３ 図 第 ４ 図 （８）
Claims (1)
- 【特許請求の範囲】 １、 ゲートの形成後に情報を書き込むべきＭＯＳトラ
ンジスタのゲートをホトレジストにてマスキングし、そ
の上で不純物を自己整合法によって打込んでソース、ド
レイン領域を形成することにより、情報を書き込むＭＯ
Ｓトランジスタのソース、ドレイン領域をオフセット構
造に形成したことを特徴とするＲＯＭの製造方法。 ２、ホトレジストのマスキングは、逆導電型ｆ１ＭＯＳ
トランジスタのマスキングと同一工程で行なってなる特
許請求の範囲第１項記載のＲＯＭの製造方法。 ３、 ＮＭＯ８）ランジスタをメモリセルとして構成
するに際し、Ｎｕ不純物の打込時にＰＭＯＳトランジス
タと共に情報書き込みを行なうＮＭＯＳトランジスタの
ゲートをマスキングしてなる特許請求の範囲第１項又は
第２項記載のＲＯＭの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097805A JPS59224168A (ja) | 1983-06-03 | 1983-06-03 | Ｒｏｍの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097805A JPS59224168A (ja) | 1983-06-03 | 1983-06-03 | Ｒｏｍの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59224168A true JPS59224168A (ja) | 1984-12-17 |
Family
ID=14201988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58097805A Pending JPS59224168A (ja) | 1983-06-03 | 1983-06-03 | Ｒｏｍの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224168A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248251A (ja) * | 1986-04-22 | 1987-10-29 | Nec Corp | 半導体記憶装置 |
| JPH01276757A (ja) * | 1988-04-28 | 1989-11-07 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
| WO2004077569A3 (de) * | 2003-02-28 | 2004-10-28 | Infineon Technologies Ag | Integrierte halbleiterschaltung mit einem transistor mit seitlich versetzten source - und drain - elektroden |
-
1983
- 1983-06-03 JP JP58097805A patent/JPS59224168A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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