JPS609157A - 読出し専用半導体記憶装置 - Google Patents
読出し専用半導体記憶装置Info
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- JPS609157A JPS609157A JP58117304A JP11730483A JPS609157A JP S609157 A JPS609157 A JP S609157A JP 58117304 A JP58117304 A JP 58117304A JP 11730483 A JP11730483 A JP 11730483A JP S609157 A JPS609157 A JP S609157A
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- mask rom
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Links
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- 239000012535 impurity Substances 0.000 claims abstract description 6
- 239000002184 metal Substances 0.000 claims description 3
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋ａｌ 発明の技術分野
本発明は、高集積密度を阻害する・ことなしに、プログ
ラム工程を製造工程の最終段階近くで実施し得るように
した読出し専用半導体記憶袋ｆ（ＲＯＭ）に関する。
ラム工程を製造工程の最終段階近くで実施し得るように
した読出し専用半導体記憶袋ｆ（ＲＯＭ）に関する。
（ｂ） 技術の背景
製造工程の一段階において、蓄積すべき情報に対応した
パターンを導入することにより、即ち通常は情報に対応
するフォトマスクを１枚だけ作成して用いることにより
、プログラムを行う所謂マスクＲＯＭが広く使用されて
いる。このマスクＲＯＭはメモリセルを微小化でき高集
積密度で安価であることが特長である。しがしプログラ
ム工程は半導体装置製造工程、特にウェハ工程中に完了
しなければならないのが不便な点である。特にプログラ
ム工程が長大なウェハ工程中の前の方にあるような場合
には、プログラムすべき情報の決定以後マスクＲＯＭの
完成までに長時間（数週間）を要することになり、不便
さも著しい。そこでプログラム工程はできる限り後の段
階で行なうこととし、プログラム直前の段階までウェハ
工程を行なって待機する工夫が種々考えられている。
パターンを導入することにより、即ち通常は情報に対応
するフォトマスクを１枚だけ作成して用いることにより
、プログラムを行う所謂マスクＲＯＭが広く使用されて
いる。このマスクＲＯＭはメモリセルを微小化でき高集
積密度で安価であることが特長である。しがしプログラ
ム工程は半導体装置製造工程、特にウェハ工程中に完了
しなければならないのが不便な点である。特にプログラ
ム工程が長大なウェハ工程中の前の方にあるような場合
には、プログラムすべき情報の決定以後マスクＲＯＭの
完成までに長時間（数週間）を要することになり、不便
さも著しい。そこでプログラム工程はできる限り後の段
階で行なうこととし、プログラム直前の段階までウェハ
工程を行なって待機する工夫が種々考えられている。
（Ｃ１従来技術と問題点
現在一般に使用されているマスクＲＯＭ１はＭｔＳ型ト
ランジスタをメモリセルとして用いたもので、ＮＯＲゲ
ート形式のものと、本発明の関与するＮ Ａ Ｎ Ｉ）
ゲート形式のものとがある。高密度化に適したシリコン
ゲート構造のＭＩｓ型トランジスタをメモリセルとする
ものでは、ＮＯＲゲート形式ではポリシリコンゲートを
ワード（行ン線。
ランジスタをメモリセルとして用いたもので、ＮＯＲゲ
ート形式のものと、本発明の関与するＮ Ａ Ｎ Ｉ）
ゲート形式のものとがある。高密度化に適したシリコン
ゲート構造のＭＩｓ型トランジスタをメモリセルとする
ものでは、ＮＯＲゲート形式ではポリシリコンゲートを
ワード（行ン線。
金属（Ａ１）配線をビット（列）線とするのが普通であ
る。ＮＯＲゲート形式マスクＲ’ ＯＭのプログラム方
法は、種々公知であるが、イオン注入等を利用して所要
のセルのみ選択的に特性を変えてプログラムする方法は
、集積密度は上がってもプログラム工程はウェハ工程の
前段階にあるという欠点がある。ＡＩ配線の有無でプロ
グラムする方法は、ウェハ工程の最終段階近くにプログ
ラム工程があるか、ビット線をなすＡＩ配線に対しプロ
グラム用の枝配線部分を設ける必要を住じるので、集積
度の点で不利である。コンタクト窓の有無によるプログ
ラム法もあるが、最も高積度を要するコンタクト窓の形
成工程でプログラムを行なうの以上のＮＯＲゲート形式
の特長に対し、ＮＡＮＤゲート形式のマスクＲＯＭは集
積密度の点で本質的により有利である。ＮＯＲゲート形
式では、個々のメモリセルを接地線に並列に接続するよ
う、通常は共通ソース拡散層を設けた構成寺するのに対
し、ＮＡＮＤゲー１〜形式では多数のＭＩＳ型トランジ
スタを直列接続すれば良く、その隣接セルのソース領域
とドレイン領域を共通の単一拡散領域で構成すればよい
からである。通常のＮＡＮＤゲート形式のマスクＲＯＭ
では、ワード（行）線はゲート用ポリシリコン層で構成
されるが、ビット（列）方向は単に直列接続トランジス
タ群で構成されるのみで、メモリセル列内にはＡＩ配線
は設けられていない。このことは集積密度の点で更に有
利さを加えているが、半面プログラム工程はセルトラン
ジスタの特性を選択的に変える方法に制限されることを
意味する。従ってプログラム以。
る。ＮＯＲゲート形式マスクＲ’ ＯＭのプログラム方
法は、種々公知であるが、イオン注入等を利用して所要
のセルのみ選択的に特性を変えてプログラムする方法は
、集積密度は上がってもプログラム工程はウェハ工程の
前段階にあるという欠点がある。ＡＩ配線の有無でプロ
グラムする方法は、ウェハ工程の最終段階近くにプログ
ラム工程があるか、ビット線をなすＡＩ配線に対しプロ
グラム用の枝配線部分を設ける必要を住じるので、集積
度の点で不利である。コンタクト窓の有無によるプログ
ラム法もあるが、最も高積度を要するコンタクト窓の形
成工程でプログラムを行なうの以上のＮＯＲゲート形式
の特長に対し、ＮＡＮＤゲート形式のマスクＲＯＭは集
積密度の点で本質的により有利である。ＮＯＲゲート形
式では、個々のメモリセルを接地線に並列に接続するよ
う、通常は共通ソース拡散層を設けた構成寺するのに対
し、ＮＡＮＤゲー１〜形式では多数のＭＩＳ型トランジ
スタを直列接続すれば良く、その隣接セルのソース領域
とドレイン領域を共通の単一拡散領域で構成すればよい
からである。通常のＮＡＮＤゲート形式のマスクＲＯＭ
では、ワード（行）線はゲート用ポリシリコン層で構成
されるが、ビット（列）方向は単に直列接続トランジス
タ群で構成されるのみで、メモリセル列内にはＡＩ配線
は設けられていない。このことは集積密度の点で更に有
利さを加えているが、半面プログラム工程はセルトラン
ジスタの特性を選択的に変える方法に制限されることを
意味する。従ってプログラム以。
降の製造工程は長く、完成までに長時間を要する欠点は
克服し難かった。
克服し難かった。
（ｄ） 発明の目的
本発明は以上の点に鑑み、ＮＡＮＤゲート形式のマスク
ＲＯＭにおいて、従来達成されている高集積密度を著し
く阻害することなしに、プログラム工程°を製造工程の
できるだけ後段階で行なうことを可能とし新規なマスク
ＲＯＭ構造を提供することを目的とする。
ＲＯＭにおいて、従来達成されている高集積密度を著し
く阻害することなしに、プログラム工程°を製造工程の
できるだけ後段階で行なうことを可能とし新規なマスク
ＲＯＭ構造を提供することを目的とする。
（ｄｌ 発明の構成
上記目的を達成するため、本発明によれば、並行して延
在し各々ワード線を構成する複数のゲート用配線と、該
ゲート用配線とほぼ直交する方向に隣接するゲート用配
線間に設けて配列したソース・ドレイン用不純物領域と
で直列接続Ｍｉｓ型トランジスタ列を構成して成り、前
記ゲート用配線上を越えて隣接する前記不純物領域間を
短絡する金属配線を設けるか否かにより、記憶すべき情
報を設定するようにしたことを特徴とする読出し専用半
導体記憶装置が提供される。
在し各々ワード線を構成する複数のゲート用配線と、該
ゲート用配線とほぼ直交する方向に隣接するゲート用配
線間に設けて配列したソース・ドレイン用不純物領域と
で直列接続Ｍｉｓ型トランジスタ列を構成して成り、前
記ゲート用配線上を越えて隣接する前記不純物領域間を
短絡する金属配線を設けるか否かにより、記憶すべき情
報を設定するようにしたことを特徴とする読出し専用半
導体記憶装置が提供される。
（ｆｌ 発明の実施例
本発明実施例のマスクＲＯＭのセルアレイの一部平面図
を第１図＋ａ）に示す。そのｘ−ｘ ’断面図を同図（
ｂｌに、Ｙ−Ｙ’断面図を同図（Ｃ１に夫々示す。
を第１図＋ａ）に示す。そのｘ−ｘ ’断面図を同図（
ｂｌに、Ｙ−Ｙ’断面図を同図（Ｃ１に夫々示す。
図において、１はＰ型Ｓｉ基板、２はソース・ドレイン
用のｎ型領域、３はポリシリコンから成るゲート用配線
、４はゲート絶縁膜、５は眉間絶縁層、６はＡ１配線層
、７ばフィールド絶縁層、８はコンタクト層である。
用のｎ型領域、３はポリシリコンから成るゲート用配線
、４はゲート絶縁膜、５は眉間絶縁層、６はＡ１配線層
、７ばフィールド絶縁層、８はコンタクト層である。
並行するポリシリコン配線３ばワード線を構成する。こ
れとほぼ直交してｘ−ｘ’力方向配列されたｎ領域２の
列に沿って、第１図（ｂｌに見られる如く、直列隣接ト
ランジスタ列が構成されている。
れとほぼ直交してｘ−ｘ’力方向配列されたｎ領域２の
列に沿って、第１図（ｂｌに見られる如く、直列隣接ト
ランジスタ列が構成されている。
かくして、第１図（８１の平面図では４行３列のセルア
レイ部分が図示されている。
レイ部分が図示されている。
メモリセルを構成する各ＭＩＳ型トランジスタはすべて
エンハンスメント特性である。本発明によれば記憶情報
を設定するためのプログラム工程はＡＩ配線パターン形
成工程においてなされる。
エンハンスメント特性である。本発明によれば記憶情報
を設定するためのプログラム工程はＡＩ配線パターン形
成工程においてなされる。
図示のようにセルアレイ部においてＡＩ配線６は♂領域
２の列上に沿って設けられる。情報゛１”及び“０”は
Ａ１配線でセルトランジスタのソース及びドレイン領域
間を短絡するが否が（又はその逆）に対応している。プ
ログラム工程に備えて、電極窓８を形成し配線用Ａ１層
を全面に形成し終えた状態で待機し、記憶情報に応じた
配線パターン・マスクを作成してプログラム工程を実施
してよい。又は、すべてのセル・トランジスタのソース
・ドレイン間を短絡するパターンにＡＩ配線を形成した
状態で待機し、記憶情報に応じて所要セル部の短絡ＡＩ
配線を切断する選択エツチング用のマスクを作成してプ
ログラム工程を行なってよい。周知の如く、このような
Ａｔ配線パターンの形成はウェハ工程の最後に近い段階
にあるので、プログラム工程から素子完成までの期間を
短くすることができる。
２の列上に沿って設けられる。情報゛１”及び“０”は
Ａ１配線でセルトランジスタのソース及びドレイン領域
間を短絡するが否が（又はその逆）に対応している。プ
ログラム工程に備えて、電極窓８を形成し配線用Ａ１層
を全面に形成し終えた状態で待機し、記憶情報に応じた
配線パターン・マスクを作成してプログラム工程を実施
してよい。又は、すべてのセル・トランジスタのソース
・ドレイン間を短絡するパターンにＡＩ配線を形成した
状態で待機し、記憶情報に応じて所要セル部の短絡ＡＩ
配線を切断する選択エツチング用のマスクを作成してプ
ログラム工程を行なってよい。周知の如く、このような
Ａｔ配線パターンの形成はウェハ工程の最後に近い段階
にあるので、プログラム工程から素子完成までの期間を
短くすることができる。
第１図実施例のマスクＲＯＭでは、ＡＩ配線６ばそれ専
用の領域を占有するものでなく、通當のＮＡＮＤゲート
形式マスクＲＯＭにも存在するソーース・ドレイン領域
列上に配置されるので、面積を増加させない。但し、従
来は不要であったコンタクト窓を追加しているので、そ
の鼾の面積増加はある。しかしコンタクト窓の有無でプ
ログラムを行なう訳ではなく、全ｎ′＋ｗ域２に固定的
に窓開きしておけば良いので十分微小化できるし、又Ｎ
ＯＲゲート形式のように１各セルに共通ソース拡散層を
付設する必要はないので、十分高い集積密度を達成し得
る。
用の領域を占有するものでなく、通當のＮＡＮＤゲート
形式マスクＲＯＭにも存在するソーース・ドレイン領域
列上に配置されるので、面積を増加させない。但し、従
来は不要であったコンタクト窓を追加しているので、そ
の鼾の面積増加はある。しかしコンタクト窓の有無でプ
ログラムを行なう訳ではなく、全ｎ′＋ｗ域２に固定的
に窓開きしておけば良いので十分微小化できるし、又Ｎ
ＯＲゲート形式のように１各セルに共通ソース拡散層を
付設する必要はないので、十分高い集積密度を達成し得
る。
尚、第１図では示していないが、プログラム工程完了後
の素子表面には最終保護絶縁膜を被覆するようにしてよ
い。
の素子表面には最終保護絶縁膜を被覆するようにしてよ
い。
（ｇｌ 発明の効果
本発明によれば、ＮＡＮＤゲート形式のマスクＲＯＭを
、従来に比して集積密度を著しく損うことなしに製造工
程の後段階においてプログラムを実施できるような構成
とすることができ、従って高集積密度マスクＲＯＭをよ
り迅速に作製できる効果がある。
、従来に比して集積密度を著しく損うことなしに製造工
程の後段階においてプログラムを実施できるような構成
とすることができ、従って高集積密度マスクＲＯＭをよ
り迅速に作製できる効果がある。
第１図は本発明実施例のマスクＲＯＭの部分的平面図及
び断面図である。 ２−ソース・ドレイン用不純物領域 ３−ポリシリコン・ゲート用配線 ６−Ａ Ｉ配線
び断面図である。 ２−ソース・ドレイン用不純物領域 ３−ポリシリコン・ゲート用配線 ６−Ａ Ｉ配線
Claims (1)
- 方向に隣接するゲート用配線間に設けて配列したソース
・ドレイン用不純物領域とで直列接続ＭＩＳ型トランジ
スタ列を構成してなり、前記ゲート用配線上を越えて隣
接する前記不純物領域間を短絡する金属配線を設けるか
否かにより、記憶すべき情報を設定するようにしたこと
を特徴とする読出し専用半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117304A JPS609157A (ja) | 1983-06-29 | 1983-06-29 | 読出し専用半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117304A JPS609157A (ja) | 1983-06-29 | 1983-06-29 | 読出し専用半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS609157A true JPS609157A (ja) | 1985-01-18 |
Family
ID=14708434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117304A Pending JPS609157A (ja) | 1983-06-29 | 1983-06-29 | 読出し専用半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609157A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5323048A (en) * | 1991-05-20 | 1994-06-21 | Matsushita Electronics Corporation | MIS type semiconductor ROM programmed by conductive interconnects |
| EP0683523A2 (en) * | 1994-05-05 | 1995-11-22 | Advanced Micro Devices, Inc. | Metal programmed transistor array |
| FR2751778A1 (fr) * | 1996-07-23 | 1998-01-30 | Sgs Thomson Microelectronics | Memoire accessible en lecture seulement |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109365A (en) * | 1980-12-26 | 1982-07-07 | Hitachi Ltd | Semiconductor ic device |
-
1983
- 1983-06-29 JP JP58117304A patent/JPS609157A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109365A (en) * | 1980-12-26 | 1982-07-07 | Hitachi Ltd | Semiconductor ic device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5323048A (en) * | 1991-05-20 | 1994-06-21 | Matsushita Electronics Corporation | MIS type semiconductor ROM programmed by conductive interconnects |
| EP0683523A2 (en) * | 1994-05-05 | 1995-11-22 | Advanced Micro Devices, Inc. | Metal programmed transistor array |
| EP0683523A3 (en) * | 1994-05-05 | 1998-07-01 | Advanced Micro Devices, Inc. | Metal programmed transistor array |
| FR2751778A1 (fr) * | 1996-07-23 | 1998-01-30 | Sgs Thomson Microelectronics | Memoire accessible en lecture seulement |
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