JPH05299614A - Ｒｏｍ半導体記憶装置の製造方法 - Google Patents
Ｒｏｍ半導体記憶装置の製造方法Info
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- JPH05299614A JPH05299614A JP4106611A JP10661192A JPH05299614A JP H05299614 A JPH05299614 A JP H05299614A JP 4106611 A JP4106611 A JP 4106611A JP 10661192 A JP10661192 A JP 10661192A JP H05299614 A JPH05299614 A JP H05299614A
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- gate electrode
- rom
- forming
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Abstract
(57)【要約】
【目的】 ＲＯＭコード書き込みのための工程をできる
限り後の工程に繰り下げることによって、ターン・アラ
ウンド・タイム（ＴＡＴ）の短縮化を図る。 【構成】 アルミニウム配線（２９）を形成した後に、
マトリックストランジスタＱMのゲート電極（２４）を
選択的に露出し、このゲート電極（２４）を貫通させる
条件でリンイオンのイオン注入を行い、マトリックスト
ランジスタＱMのチャンネル領域にＮ-型のチャンネル拡
散層（３０）を形成することによって、ＲＯＭコードの
書き込みを行う。この後層間絶縁膜（２７）の段差部分
をフロー処理＋ＳＯＧ塗布によって平坦化する。
限り後の工程に繰り下げることによって、ターン・アラ
ウンド・タイム（ＴＡＴ）の短縮化を図る。 【構成】 アルミニウム配線（２９）を形成した後に、
マトリックストランジスタＱMのゲート電極（２４）を
選択的に露出し、このゲート電極（２４）を貫通させる
条件でリンイオンのイオン注入を行い、マトリックスト
ランジスタＱMのチャンネル領域にＮ-型のチャンネル拡
散層（３０）を形成することによって、ＲＯＭコードの
書き込みを行う。この後層間絶縁膜（２７）の段差部分
をフロー処理＋ＳＯＧ塗布によって平坦化する。
Description
【０００１】
【産業上の利用分野】本発明はＲＯＭ半導体記憶装置の
製造方法に関するものであり、更に詳しく言えばＮチャ
ンネルトランジスタ縦積ＮＡＮＤ型のＲＯＭ半導体記憶
装置（縦積ＮＡＮＤ型ＲＯＭ）の製造方法に関するもの
である。
製造方法に関するものであり、更に詳しく言えばＮチャ
ンネルトランジスタ縦積ＮＡＮＤ型のＲＯＭ半導体記憶
装置（縦積ＮＡＮＤ型ＲＯＭ）の製造方法に関するもの
である。
【０００２】
【従来の技術】図９は、Ｎチャンネルトランジスタ縦積
ＮＡＮＤ型のＲＯＭ半導体記憶装置（縦積ＮＡＮＤ型Ｒ
ＯＭ）の部分回路図である。図において、破線で囲んだ
部分はＮチャンネルのマトリックストランジスタＱMで
あり、ＲＯＭコーディング用マスクによって、エンハン
スメント型であるかディプレッション型であるかが切り
換えられる。マトリックストランジスタＱMのオン・オ
フはワード線ＷＬによって制御されている。複数のマト
リクストランジスタＱMを縦積した、その両端には、プ
リチャージ用のＰチャンネルトランジスタＱP，Ｎチャ
ンネルトランジスタＱNが設けられている。そして、Ｐ
チャンネルトランジスタＱPとマトリックストランジス
タＱMとの接続ノードａがセンスアンプＳＡに入力さ
れ、出力Ｖｏｕｔが取り出されている。
ＮＡＮＤ型のＲＯＭ半導体記憶装置（縦積ＮＡＮＤ型Ｒ
ＯＭ）の部分回路図である。図において、破線で囲んだ
部分はＮチャンネルのマトリックストランジスタＱMで
あり、ＲＯＭコーディング用マスクによって、エンハン
スメント型であるかディプレッション型であるかが切り
換えられる。マトリックストランジスタＱMのオン・オ
フはワード線ＷＬによって制御されている。複数のマト
リクストランジスタＱMを縦積した、その両端には、プ
リチャージ用のＰチャンネルトランジスタＱP，Ｎチャ
ンネルトランジスタＱNが設けられている。そして、Ｐ
チャンネルトランジスタＱPとマトリックストランジス
タＱMとの接続ノードａがセンスアンプＳＡに入力さ
れ、出力Ｖｏｕｔが取り出されている。
【０００３】上述した縦積ＮＡＮＤ型ＲＯＭの動作は、
次のように行われる。まず、すべてのワード線ＷＬをハ
イレベルに設定し、クロック反転φPをロウレベルに立
ち下げることによってプリチャージを行う。これによ
り、ノードａは電源電位Ｖｄｄに充電される。この後、
クロックφPをハイレベルに立ち上げることによって、
プリチャージを終了する。そして、アドレスデコーダ
（図示せず）によって選択された一本のワード線ＷＬが
ロウレベルに立ち下がる。これにより、マトリックスト
ランジスタＱMがエンハンスメント型の場合には、オフ
状態となるのでノードａはＶｄｄに充電された状態をノ
ード容量によって保持し、Ｖｏｕｔからは'０'が出力さ
れる。一方、マトリックストランジスタＱMがディプレ
ッション型の場合には、オン状態のままであるのでノー
ドａは縦積のマトリックストランジスタＱMを介して接
地電位Ｖｓｓに放電され、Ｖｏｕｔからは'１'が出力さ
れる。
次のように行われる。まず、すべてのワード線ＷＬをハ
イレベルに設定し、クロック反転φPをロウレベルに立
ち下げることによってプリチャージを行う。これによ
り、ノードａは電源電位Ｖｄｄに充電される。この後、
クロックφPをハイレベルに立ち上げることによって、
プリチャージを終了する。そして、アドレスデコーダ
（図示せず）によって選択された一本のワード線ＷＬが
ロウレベルに立ち下がる。これにより、マトリックスト
ランジスタＱMがエンハンスメント型の場合には、オフ
状態となるのでノードａはＶｄｄに充電された状態をノ
ード容量によって保持し、Ｖｏｕｔからは'０'が出力さ
れる。一方、マトリックストランジスタＱMがディプレ
ッション型の場合には、オン状態のままであるのでノー
ドａは縦積のマトリックストランジスタＱMを介して接
地電位Ｖｓｓに放電され、Ｖｏｕｔからは'１'が出力さ
れる。
【０００４】図１０乃至図１２は、従来例に係る縦積Ｎ
ＡＮＤ型ＲＯＭのマトリックス部分の製造方法を示す工
程断面図である。以下、図面の順番に従って説明する。 図１０：まず、あらかじめＰ型シリコン基板（１）上に
素子分離用絶縁膜（２），ゲート絶縁膜（３）を形成し
て待機する。そして、ＲＯＭコードが指定されると、こ
れに基いて、どのマトリックストランジスタＱMをディ
プレッション型にするかという情報をパターン化したＲ
ＯＭコーディング用マスクを作成する。次に、このＲＯ
Ｍコーディング用マスクを用いてホトリソグラフィ−工
程を行う。これにより、ディプレッション型となるマト
リックストランジスタＱMのチャンネル領域上を選択的
に開口した、レジストパターン（４）が形成される。そ
して、リンイオン（31Ｐ+）をレジストパターン（４）
の開口部分からイオン注入して、Ｐ型シリコン基板
（１）の表面にＮ-型チャンネル拡散層（５）を形成す
る。
ＡＮＤ型ＲＯＭのマトリックス部分の製造方法を示す工
程断面図である。以下、図面の順番に従って説明する。 図１０：まず、あらかじめＰ型シリコン基板（１）上に
素子分離用絶縁膜（２），ゲート絶縁膜（３）を形成し
て待機する。そして、ＲＯＭコードが指定されると、こ
れに基いて、どのマトリックストランジスタＱMをディ
プレッション型にするかという情報をパターン化したＲ
ＯＭコーディング用マスクを作成する。次に、このＲＯ
Ｍコーディング用マスクを用いてホトリソグラフィ−工
程を行う。これにより、ディプレッション型となるマト
リックストランジスタＱMのチャンネル領域上を選択的
に開口した、レジストパターン（４）が形成される。そ
して、リンイオン（31Ｐ+）をレジストパターン（４）
の開口部分からイオン注入して、Ｐ型シリコン基板
（１）の表面にＮ-型チャンネル拡散層（５）を形成す
る。
【０００５】図１１：レジストパターン（４）を除去す
る。そして、ポリシリコンからなるゲート電極（６）を
所定の位置に形成する。 図１２：ゲート電極（６）をマスクとして、ヒ素イオン
（75Ａｓ+）をＰ型シリコン基板（１）の表面にイオン
注入することによって、Ｎ+型のソース拡散層（７）お
よびドレイン拡散層（８）を形成する。これによって、
ＲＯＭコードに従って選択されたマトリックストランジ
スタＱMはディプレッション型に、他のマトリックスト
ランジスタＱMはエンハンスメント型に形成される。
る。そして、ポリシリコンからなるゲート電極（６）を
所定の位置に形成する。 図１２：ゲート電極（６）をマスクとして、ヒ素イオン
（75Ａｓ+）をＰ型シリコン基板（１）の表面にイオン
注入することによって、Ｎ+型のソース拡散層（７）お
よびドレイン拡散層（８）を形成する。これによって、
ＲＯＭコードに従って選択されたマトリックストランジ
スタＱMはディプレッション型に、他のマトリックスト
ランジスタＱMはエンハンスメント型に形成される。
【０００６】図１３：ＬＰＣＶＤ法を用いて、ウエハ全
面にＢＰＳＧ膜等の層間絶縁膜（９）を形成する。 図１４：縦積みした端部のマトリックストランジスタＱ
Mのソース拡散層（７）あるいはドレイン拡散層（８）
上の層間絶縁膜（９）を選択的にエッチングして、コン
タクトホール（１０）を形成する。そして、コンタクト
ホール（１０）および層間絶縁膜（９）上にアルミニウ
ム配線（１１）を形成する。
面にＢＰＳＧ膜等の層間絶縁膜（９）を形成する。 図１４：縦積みした端部のマトリックストランジスタＱ
Mのソース拡散層（７）あるいはドレイン拡散層（８）
上の層間絶縁膜（９）を選択的にエッチングして、コン
タクトホール（１０）を形成する。そして、コンタクト
ホール（１０）および層間絶縁膜（９）上にアルミニウ
ム配線（１１）を形成する。
【０００７】図１５：Ｓｉ3Ｎ4膜等の保護膜（１２）を
形成して、縦積ＮＡＮＤ型ＲＯＭを完成する。
形成して、縦積ＮＡＮＤ型ＲＯＭを完成する。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た製造方法においては、ＲＯＭ書き込みのための工程を
ゲート電極（６）の形成前のイオン注入工程で行ってい
たので、その後完成までの製造工数が多く、依ってＲＯ
Ｍ受注から完成までの期間、ターン・アラウンド・タイ
ム（ＴＡＴ）が長いという欠点を有していた。
た製造方法においては、ＲＯＭ書き込みのための工程を
ゲート電極（６）の形成前のイオン注入工程で行ってい
たので、その後完成までの製造工数が多く、依ってＲＯ
Ｍ受注から完成までの期間、ターン・アラウンド・タイ
ム（ＴＡＴ）が長いという欠点を有していた。
【０００９】本発明は、上述した課題に鑑みてなされた
ものであり、ＲＯＭ書き込みのための工程をできる限り
後の工程に繰り下げることによって、ＴＡＴの短縮化を
図ることを目的としている。
ものであり、ＲＯＭ書き込みのための工程をできる限り
後の工程に繰り下げることによって、ＴＡＴの短縮化を
図ることを目的としている。
【００１０】
【課題を解決するための手段】本発明はアルミニウム配
線（２９）を形成した後に、マトリックストランジスタ
ＱM部分の層間絶縁膜（２７）を選択的にエッチングす
ることによって、ゲート電極（２４）を露出させ、この
ゲート電極（２４）を貫通させてリンイオンをイオン注
入し、Ｎ-型のチャンネル拡散層（３０）を形成するこ
とにより、ＲＯＭコードの書き込みを行うものである。
線（２９）を形成した後に、マトリックストランジスタ
ＱM部分の層間絶縁膜（２７）を選択的にエッチングす
ることによって、ゲート電極（２４）を露出させ、この
ゲート電極（２４）を貫通させてリンイオンをイオン注
入し、Ｎ-型のチャンネル拡散層（３０）を形成するこ
とにより、ＲＯＭコードの書き込みを行うものである。
【００１１】
【作用】上述の手段によれば、ＲＯＭコード書き込みの
ための工程をアルミニウム配線（２９）の形成後に繰り
下げることができるので、その後の製造工数が従来例よ
りも少なくなり、よってＴＡＴを大幅に短縮化すること
が可能となる。
ための工程をアルミニウム配線（２９）の形成後に繰り
下げることができるので、その後の製造工数が従来例よ
りも少なくなり、よってＴＡＴを大幅に短縮化すること
が可能となる。
【００１２】
【実施例】次に、本発明の実施例を図面を参照して詳細
に説明する。図１乃至図８は、本発明の実施例に係る縦
積ＮＡＮＤ型ＲＯＭのマトリックス部分の製造方法を示
す工程断面図である。以下、図面の順番に従って説明す
る。 図１：低濃度のＰ型シリコン基板（２１）上に、選択酸
化法によって素子分離膜（２２を形成し、その後熱酸化
法によって膜厚約３００Åのゲート絶縁膜（２３）を形
成する。このゲート絶縁膜（２３）の上方から縦積ＲＯ
Ｍのマトリックス部分となる全面に、ボロンイオン+Ｂ
11を例えば注入量１×１０12／ｃｍ2，加速エネルギ−
７０ＫｅＶの条件でイオン注入して、エンハンスメント
型となるマトリックストランジスタＱMのしきい値電圧
の調節を行う。
に説明する。図１乃至図８は、本発明の実施例に係る縦
積ＮＡＮＤ型ＲＯＭのマトリックス部分の製造方法を示
す工程断面図である。以下、図面の順番に従って説明す
る。 図１：低濃度のＰ型シリコン基板（２１）上に、選択酸
化法によって素子分離膜（２２を形成し、その後熱酸化
法によって膜厚約３００Åのゲート絶縁膜（２３）を形
成する。このゲート絶縁膜（２３）の上方から縦積ＲＯ
Ｍのマトリックス部分となる全面に、ボロンイオン+Ｂ
11を例えば注入量１×１０12／ｃｍ2，加速エネルギ−
７０ＫｅＶの条件でイオン注入して、エンハンスメント
型となるマトリックストランジスタＱMのしきい値電圧
の調節を行う。
【００１３】図２：ゲート絶縁膜（２３）上にポリシリ
コンからなる膜厚約３５００Åのゲート電極（２４）を
形成し、このゲート電極（２４）をマスクとして用い、
ヒ素イオン（ 75Ａｓ+）をＰ型シリコン基板（２１）の
表面に、例えば注入量５×１０15／ｃｍ2，加速エネル
ギ−８０ＫｅＶの条件でイオン注入することによって、
約０．３μｍの接合深さのＮ+型のソース拡散層（２
５）およびドレイン拡散層（２６）を形成する。
コンからなる膜厚約３５００Åのゲート電極（２４）を
形成し、このゲート電極（２４）をマスクとして用い、
ヒ素イオン（ 75Ａｓ+）をＰ型シリコン基板（２１）の
表面に、例えば注入量５×１０15／ｃｍ2，加速エネル
ギ−８０ＫｅＶの条件でイオン注入することによって、
約０．３μｍの接合深さのＮ+型のソース拡散層（２
５）およびドレイン拡散層（２６）を形成する。
【００１４】図３：ＢＰＳＧ等からなる膜厚約８０００
Åの層間絶縁膜（２７）をＬＰＣＶＤ法を適用して形成
する。 図４：縦積みした端部のマトリックストランジスタＱM
のソース拡散層（２５）あるいはドレイン拡散層（２
６）上の層間絶縁膜（２７）を選択的にエッチングし
て、コンタクトホール（２８）を形成する。そして、コ
ンタクトホール（２８）および層間絶縁膜（２７）上に
アルミニウム配線（２９）を形成する。そして、この工
程が終了した状態で、ＲＯＭコードの指示がなされ、Ｒ
ＯＭコーディング用マスクが完成するまで待機する。
Åの層間絶縁膜（２７）をＬＰＣＶＤ法を適用して形成
する。 図４：縦積みした端部のマトリックストランジスタＱM
のソース拡散層（２５）あるいはドレイン拡散層（２
６）上の層間絶縁膜（２７）を選択的にエッチングし
て、コンタクトホール（２８）を形成する。そして、コ
ンタクトホール（２８）および層間絶縁膜（２７）上に
アルミニウム配線（２９）を形成する。そして、この工
程が終了した状態で、ＲＯＭコードの指示がなされ、Ｒ
ＯＭコーディング用マスクが完成するまで待機する。
【００１５】図５：ＲＯＭコードの指示があると、これ
に基いてＲＯＭコーディング用マスクを作成する。ＲＯ
Ｍコーディング用マスクは、どのマトリックストランジ
スタＱMをディプレッション型にするかという情報をパ
ターン化したものであり、当該マトリックストランジス
タＱMのゲート領域を含む矩形領域から成る。そして、
このＲＯＭコーディング用マスクを用いて、層間絶縁膜
（２７）を選択的にエッチングする。これにより、ＲＯ
Ｍコードに従って選択されたマトリックストランジスタ
ＱMのゲート電極（２４）が露出される。
に基いてＲＯＭコーディング用マスクを作成する。ＲＯ
Ｍコーディング用マスクは、どのマトリックストランジ
スタＱMをディプレッション型にするかという情報をパ
ターン化したものであり、当該マトリックストランジス
タＱMのゲート領域を含む矩形領域から成る。そして、
このＲＯＭコーディング用マスクを用いて、層間絶縁膜
（２７）を選択的にエッチングする。これにより、ＲＯ
Ｍコードに従って選択されたマトリックストランジスタ
ＱMのゲート電極（２４）が露出される。
【００１６】なお、このエッチングはゲート電極（２
４）の表面が露出されていれば十分であり、シリコン基
板（２１）が露出するまでオーバーエッチする必要はな
い。むしろ、平坦化の面から層間絶縁膜（２７）のエッ
チングによる段差をできる限り小さくすることが望まし
い。 図６：リンイオン（31Ｐ+）をシリコン基板（２１）の
上方から全面に、注入量約５×１０14／ｃｍ2，加速エ
ネルギ−約３００ＫｅＶの条件下でイオン注入する。こ
れにより、上記工程で露出したゲート電極（２４）部分
をリンイオン（31Ｐ+）が貫通して、選択されたマトリ
ックストランジスタＱMのチャンネル部分に、Ｎ-型のチ
ャンネル拡散層（３０）が形成される。
４）の表面が露出されていれば十分であり、シリコン基
板（２１）が露出するまでオーバーエッチする必要はな
い。むしろ、平坦化の面から層間絶縁膜（２７）のエッ
チングによる段差をできる限り小さくすることが望まし
い。 図６：リンイオン（31Ｐ+）をシリコン基板（２１）の
上方から全面に、注入量約５×１０14／ｃｍ2，加速エ
ネルギ−約３００ＫｅＶの条件下でイオン注入する。こ
れにより、上記工程で露出したゲート電極（２４）部分
をリンイオン（31Ｐ+）が貫通して、選択されたマトリ
ックストランジスタＱMのチャンネル部分に、Ｎ-型のチ
ャンネル拡散層（３０）が形成される。
【００１７】また、上記イオン注入工程において、１価
のリンイオン（31Ｐ+）の代わりに２価のリンイオン（
31Ｐ++）を使用したダブル・チャージ法を適用すること
も可能である。この方法によれば、半分の加速電圧で同
じ加速エネルギーが得られるので、特別に高加速電圧の
イオン注入装置を準備する必要がなく、２価イオンの抽
出機能を備えた通常のイオン注入装置を使用すれば足り
るという利点がある。
のリンイオン（31Ｐ+）の代わりに２価のリンイオン（
31Ｐ++）を使用したダブル・チャージ法を適用すること
も可能である。この方法によれば、半分の加速電圧で同
じ加速エネルギーが得られるので、特別に高加速電圧の
イオン注入装置を準備する必要がなく、２価イオンの抽
出機能を備えた通常のイオン注入装置を使用すれば足り
るという利点がある。
【００１８】図７：次に、ゲート電極（２４）を露出し
たために生じた層間絶縁膜（２７）の段差部分の平坦化
処理を行う。これは、層間絶縁膜（２７）上に形成され
る保護膜のステップカバレージを良くし、クラック等の
発生を防止する上で重要である。まず、８５０℃〜９０
０℃の熱処理によって層間絶縁膜（２７）の段差部分に
フロー処理を施す。この後、スピン・オン・グラス膜
（ＳＯＧ膜）（３１）をシリコン基板（２１）の上方か
ら塗布することにより段差部分を埋める。スピン・オン
・グラス膜（３１）の膜厚は、それ自身にクラックが入
らない程度の膜厚（例えば、８００Å程度）とする。
たために生じた層間絶縁膜（２７）の段差部分の平坦化
処理を行う。これは、層間絶縁膜（２７）上に形成され
る保護膜のステップカバレージを良くし、クラック等の
発生を防止する上で重要である。まず、８５０℃〜９０
０℃の熱処理によって層間絶縁膜（２７）の段差部分に
フロー処理を施す。この後、スピン・オン・グラス膜
（ＳＯＧ膜）（３１）をシリコン基板（２１）の上方か
ら塗布することにより段差部分を埋める。スピン・オン
・グラス膜（３１）の膜厚は、それ自身にクラックが入
らない程度の膜厚（例えば、８００Å程度）とする。
【００１９】以上の処理によって、層間絶縁膜（２７）
の段差部分の平坦化がなされる。 図８：平坦化された層間絶縁膜（２７）の上にＳｉ3Ｎ4
膜からなる保護膜（３２）を形成して、縦積ＮＡＮＤ型
ＲＯＭを完成する。
の段差部分の平坦化がなされる。 図８：平坦化された層間絶縁膜（２７）の上にＳｉ3Ｎ4
膜からなる保護膜（３２）を形成して、縦積ＮＡＮＤ型
ＲＯＭを完成する。
【００２０】
【発明の効果】以上説明したように、本発明のＲＯＭ半
導体記憶装置の製造方法によれば、ＲＯＭコード書き込
みのための工程をアルミニウム配線（２９）の形成後に
繰り下げることができるので、その後の製造工数が従来
例よりも少なくなり、よってＴＡＴを大幅に短縮化する
ことが可能となる。
導体記憶装置の製造方法によれば、ＲＯＭコード書き込
みのための工程をアルミニウム配線（２９）の形成後に
繰り下げることができるので、その後の製造工数が従来
例よりも少なくなり、よってＴＡＴを大幅に短縮化する
ことが可能となる。
【００２１】さらに、本発明によれば、ゲート電極（２
４）を露出したために生じた層間絶縁膜（２７）の段差
部分を平坦化しているので、この上に形成される保護膜
（３２）にクラックが入る等の弊害が発生することがな
いという利点も有している。
４）を露出したために生じた層間絶縁膜（２７）の段差
部分を平坦化しているので、この上に形成される保護膜
（３２）にクラックが入る等の弊害が発生することがな
いという利点も有している。
【図１】本発明のＲＯＭ半導体記憶装置の製造方法の実
施例に係る第１の断面図である
施例に係る第１の断面図である
【図２】本発明のＲＯＭ半導体記憶装置の製造方法の実
施例に係る第２の断面図である
施例に係る第２の断面図である
【図３】本発明のＲＯＭ半導体記憶装置の製造方法の実
施例に係る第３の断面図である
施例に係る第３の断面図である
【図４】本発明のＲＯＭ半導体記憶装置の製造方法の実
施例に係る第４の断面図である
施例に係る第４の断面図である
【図５】本発明のＲＯＭ半導体記憶装置の製造方法の実
施例に係る第５の断面図である
施例に係る第５の断面図である
【図６】本発明のＲＯＭ半導体記憶装置の製造方法の実
施例に係る第６の断面図である
施例に係る第６の断面図である
【図７】本発明のＲＯＭ半導体記憶装置の製造方法の実
施例に係る第７の断面図である
施例に係る第７の断面図である
【図８】本発明のＲＯＭ半導体記憶装置の製造方法の実
施例に係る第８の断面図である
施例に係る第８の断面図である
【図９】Ｎチャンネルトランジスタ縦積ＮＡＮＤ型のＲ
ＯＭ半導体記憶装置（縦積ＮＡＮＤ型ＲＯＭ）の部分回
路図である。
ＯＭ半導体記憶装置（縦積ＮＡＮＤ型ＲＯＭ）の部分回
路図である。
【図１０】従来例に係るＲＯＭ半導体記憶装置の製造方
法を示す第１の断面図である。
法を示す第１の断面図である。
【図１１】従来例に係るＲＯＭ半導体記憶装置の製造方
法を示す第２の断面図である。
法を示す第２の断面図である。
【図１２】従来例に係るＲＯＭ半導体記憶装置の製造方
法を示す第３の断面図である。
法を示す第３の断面図である。
【図１３】従来例に係るＲＯＭ半導体記憶装置の製造方
法を示す第４の断面図である。
法を示す第４の断面図である。
【図１４】従来例に係るＲＯＭ半導体記憶装置の製造方
法を示す第５の断面図である。
法を示す第５の断面図である。
【図１５】従来例に係るＲＯＭ半導体記憶装置の製造方
法を示す第６の断面図である。
法を示す第６の断面図である。
Claims (2)
- 【請求項１】 一導電型の半導体基板（２１）上に素
子分離絶縁膜（２２およびゲート絶縁膜（２３）を形成
する工程と、 前記ゲート絶縁膜（２３）を介してゲート電極（２４）
を形成する工程と、 該ゲート電極（２４）をマスクとしてイオン注入を行う
ことによって、逆導電型のソース拡散層（２５）および
ドレイン拡散層（２６）を形成する工程と、 ＬＰＣＶＤ法によって、層間絶縁膜（２７）を形成する
工程と、 前記層間絶縁膜（２７）を選択的にエッチングして、コ
ンタクトホール（２８）を形成する工程と、 前記層間絶縁膜（２７）およびコンタクトホール（２
８）上にアルミニウム配線（２９）を形成する工程と、 前記層間絶縁膜（２７）を選択的にエッチングして、デ
ィプレッション型となるマトリックストランジスタＱM
のゲート電極（２４）部分を露出する工程と、 前記工程で露出したゲート電極（２４）を貫通するのに
必要な加速電圧で、イオン注入を行うことによって、前
記マトリックストランジスタＱMのチャンネル部分に逆
導電型のチャンネル拡散層（３０）を形成する工程と、 前記ゲート電極（２４）を露出したために生じた層間絶
縁膜（２７）の段差部分を平坦化するための工程とを具
備することを特徴とするＲＯＭ半導体装置の製造方法。 - 【請求項２】 前記逆導電型のチャンネル拡散層（３
０）を形成するためのイオン注入が、ダブル・チャージ
法で行われることを特徴とする請求項１記載のＲＯＭ半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106611A JPH05299614A (ja) | 1992-04-24 | 1992-04-24 | Ｒｏｍ半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106611A JPH05299614A (ja) | 1992-04-24 | 1992-04-24 | Ｒｏｍ半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299614A true JPH05299614A (ja) | 1993-11-12 |
Family
ID=14437921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4106611A Pending JPH05299614A (ja) | 1992-04-24 | 1992-04-24 | Ｒｏｍ半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299614A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6180463B1 (en) | 1997-10-30 | 2001-01-30 | Nec Corporation | Method for fabricating a multi-level mask ROM |
| KR100318314B1 (ko) * | 1994-06-24 | 2002-04-06 | 김영환 | Rom셀제조방법 |
-
1992
- 1992-04-24 JP JP4106611A patent/JPH05299614A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100318314B1 (ko) * | 1994-06-24 | 2002-04-06 | 김영환 | Rom셀제조방법 |
| US6180463B1 (en) | 1997-10-30 | 2001-01-30 | Nec Corporation | Method for fabricating a multi-level mask ROM |
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