JPH0222546B2 - - Google Patents
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- JPH0222546B2 JPH0222546B2 JP18688680A JP18688680A JPH0222546B2 JP H0222546 B2 JPH0222546 B2 JP H0222546B2 JP 18688680 A JP18688680 A JP 18688680A JP 18688680 A JP18688680 A JP 18688680A JP H0222546 B2 JPH0222546 B2 JP H0222546B2
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- transistors
- transistor
- semiconductor memory
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は読み出し専用半導体記憶装置、特に製
造工程において情報の書き込みを行う読み出し専
用半導体記憶装置(以下マスクROMと称する)
の構造およびその製造方法に関するものである。
造工程において情報の書き込みを行う読み出し専
用半導体記憶装置(以下マスクROMと称する)
の構造およびその製造方法に関するものである。
製造工程においてフオトマスクを用いてプログ
ラムするマスクROMは、同じ記憶内容のROM
を大量に使用する場合に向いており、マイクロプ
ログラム制御方式のコンピユータにおける制御記
憶用ROMや、マイクロコンピユーターのプログ
ラムメモリ、あるいは各種端末のROMなどに多
く使われている。そして従来から使用されている
MOSトランジスタ(以下MOSTと称する)をメ
モリセルとするマスクROMには、エンハンスメ
ント型MOSTをすべてのメモリセルに用い、か
つ書き込み情報に対応するMOSTのドレインを
ビツト線と接続せしめないような、すなわち第1
図に示すようなNOR回路型式がある。またメモ
リ情報に対してメモリセルのMOSTをデプレツ
シヨン型またはエンハンスメント型にする第2図
に示すようなNAND回路型とがある。第1図お
よび第2図において1はデプレツシヨン型負荷ト
ランジスタ、2はエンハンスメント型MOST、
3はデプレツシヨン型MOST、4はビツト線、
5はワード線、6はドレイン接続部、VDDはドレ
イン電源配線、Voutは出力線、Gは接地を表わ
している。そして上記のうち、第1図に示す
NOR回路形式のマスクROMを形成するには電極
コンタクト窓によるマスタースライス方式が用い
られ、該方式においてはメモリセルを形成するエ
ンハンスメント型MOSTが多数個配設された半
導体基板上に被着せしめた絶縁膜に対してプログ
ラム用のフオトマスクを用いて情報内容に基づい
てメモリ・セルの各MOSTのドレインに対する
電極コンタクト窓明けを選択的に行つた後、配線
形成表面保護層形成、ボンデイングパツド形成の
工程を経るのみで完成するため、マスタースライ
スから出荷までの手番が極めて短かいといつた利
点があるが、この方式に於ては各メモリ・セルの
MOSTに対してドレインの電極コンタクト窓形
成領域を設けなければならないので、集積度がわ
るくなるという問題点がある。
ラムするマスクROMは、同じ記憶内容のROM
を大量に使用する場合に向いており、マイクロプ
ログラム制御方式のコンピユータにおける制御記
憶用ROMや、マイクロコンピユーターのプログ
ラムメモリ、あるいは各種端末のROMなどに多
く使われている。そして従来から使用されている
MOSトランジスタ(以下MOSTと称する)をメ
モリセルとするマスクROMには、エンハンスメ
ント型MOSTをすべてのメモリセルに用い、か
つ書き込み情報に対応するMOSTのドレインを
ビツト線と接続せしめないような、すなわち第1
図に示すようなNOR回路型式がある。またメモ
リ情報に対してメモリセルのMOSTをデプレツ
シヨン型またはエンハンスメント型にする第2図
に示すようなNAND回路型とがある。第1図お
よび第2図において1はデプレツシヨン型負荷ト
ランジスタ、2はエンハンスメント型MOST、
3はデプレツシヨン型MOST、4はビツト線、
5はワード線、6はドレイン接続部、VDDはドレ
イン電源配線、Voutは出力線、Gは接地を表わ
している。そして上記のうち、第1図に示す
NOR回路形式のマスクROMを形成するには電極
コンタクト窓によるマスタースライス方式が用い
られ、該方式においてはメモリセルを形成するエ
ンハンスメント型MOSTが多数個配設された半
導体基板上に被着せしめた絶縁膜に対してプログ
ラム用のフオトマスクを用いて情報内容に基づい
てメモリ・セルの各MOSTのドレインに対する
電極コンタクト窓明けを選択的に行つた後、配線
形成表面保護層形成、ボンデイングパツド形成の
工程を経るのみで完成するため、マスタースライ
スから出荷までの手番が極めて短かいといつた利
点があるが、この方式に於ては各メモリ・セルの
MOSTに対してドレインの電極コンタクト窓形
成領域を設けなければならないので、集積度がわ
るくなるという問題点がある。
また第2図に示す従来のNAND回路形式のマ
スクROMを形成するには、半導体基板上に
MOSTを形成させる際に、プログラムされたマ
スクによるマスタースライス方式により半導体基
板の情報に対応したMOST形成領域のみに不純
物導入層を形成し、メモリ情報に対応してデプレ
ツシヨンMOSTおよびエンハンスメントMOST
のいずれかに作りわける方法が用いられる。そし
てこの方法においては各MOST毎に電極コンタ
クト窓が必要ないので前記NOR回路形式よりは
集積度の向上がはかれるが、この方法はマスター
スライスを行つてから、ゲート電極および出力配
線の形成、ソース・ドレイン層の拡散形成、絶縁
膜の形成、電極コンタクト窓の形成、金属配線層
の形成、表面保護層の形成、ボンデイングパツド
の形成等、多くの工程を経てROMが完成するの
で出荷までの手番が長くなるといつた欠点があ
る。
スクROMを形成するには、半導体基板上に
MOSTを形成させる際に、プログラムされたマ
スクによるマスタースライス方式により半導体基
板の情報に対応したMOST形成領域のみに不純
物導入層を形成し、メモリ情報に対応してデプレ
ツシヨンMOSTおよびエンハンスメントMOST
のいずれかに作りわける方法が用いられる。そし
てこの方法においては各MOST毎に電極コンタ
クト窓が必要ないので前記NOR回路形式よりは
集積度の向上がはかれるが、この方法はマスター
スライスを行つてから、ゲート電極および出力配
線の形成、ソース・ドレイン層の拡散形成、絶縁
膜の形成、電極コンタクト窓の形成、金属配線層
の形成、表面保護層の形成、ボンデイングパツド
の形成等、多くの工程を経てROMが完成するの
で出荷までの手番が長くなるといつた欠点があ
る。
本発明は前記問題点に鑑み、集積度の向上を図
ることかでき、かつマスタースライス工程以後、
短手番で完成せしめることが可能な構造を有す
る、製造工程において情報の書き込みを行う読み
出し専用の新規な半導体記憶装置(マスク
ROM)およびその製造方法を提供することを目
的とするものである。
ることかでき、かつマスタースライス工程以後、
短手番で完成せしめることが可能な構造を有す
る、製造工程において情報の書き込みを行う読み
出し専用の新規な半導体記憶装置(マスク
ROM)およびその製造方法を提供することを目
的とするものである。
かかる目的を達成するための本発明による半導
体記憶装置は、複数のトランジスタを配列して、
該トランジスタがそのゲートに駆動電圧を与えな
い状態で導通か非導通かの特性の相違により情報
を記憶するようにした読み出し専用半導体記憶装
置において、前記各トランジスタはゲート部にお
けるゲート電極の幅が各々略等しく、且つ該ゲー
ト電極によつて画定されたソース・ドレイン領域
を具備し、前記トランジスタのうち、前記ゲート
に駆動電圧を与えない状態で導通となるトランジ
スタのソース・ドレイン領域の少なくとも一部
が、前記状態で非導通となるトランジスタのソー
ス・ドレイン領域より深く形成され、その深さの
相違により前記特性の相違が付与されたことを特
徴とするものである。
体記憶装置は、複数のトランジスタを配列して、
該トランジスタがそのゲートに駆動電圧を与えな
い状態で導通か非導通かの特性の相違により情報
を記憶するようにした読み出し専用半導体記憶装
置において、前記各トランジスタはゲート部にお
けるゲート電極の幅が各々略等しく、且つ該ゲー
ト電極によつて画定されたソース・ドレイン領域
を具備し、前記トランジスタのうち、前記ゲート
に駆動電圧を与えない状態で導通となるトランジ
スタのソース・ドレイン領域の少なくとも一部
が、前記状態で非導通となるトランジスタのソー
ス・ドレイン領域より深く形成され、その深さの
相違により前記特性の相違が付与されたことを特
徴とするものである。
また、本発明による半導体記憶装置の製造方法
は、複数のトランジスタを配列して、該トランジ
スタがそのゲートに駆動電圧を与えない状態で導
通か非導通かの特性の相違により情報を記憶する
ようにした読み出し専用半導体記憶装置の製造方
法において、前記各トランジスタのゲート電極を
略等しい幅に形成した後に、書込むべき情報に対
応して、前記状態データ導通となるべきトランジ
スタのみのソース・ドレイン領域の少なくとも一
部に選択的にイオン注入することにより、前記ソ
ース・ドレイン領域の前記少なくとも一部を、前
記状態で非導通となるべきトランジスタのソー
ス・ドレイン領域よりも深く形成して、前記特性
の相違を付与することを特徴とするものである。
は、複数のトランジスタを配列して、該トランジ
スタがそのゲートに駆動電圧を与えない状態で導
通か非導通かの特性の相違により情報を記憶する
ようにした読み出し専用半導体記憶装置の製造方
法において、前記各トランジスタのゲート電極を
略等しい幅に形成した後に、書込むべき情報に対
応して、前記状態データ導通となるべきトランジ
スタのみのソース・ドレイン領域の少なくとも一
部に選択的にイオン注入することにより、前記ソ
ース・ドレイン領域の前記少なくとも一部を、前
記状態で非導通となるべきトランジスタのソー
ス・ドレイン領域よりも深く形成して、前記特性
の相違を付与することを特徴とするものである。
更には、本発明による半導体記憶装置の製造方
法は、複数のトランジスタを配列して、該トラン
ジスタがそのゲートに駆動電圧を与えない状態で
導通か非導通かの特性の相違により情報を記憶す
るようにした読み出し専用半導体記憶装置の製造
方法において、前記トランジスタのゲート電極及
びソース・ドレイン領域形成後に書込むべき情報
に対応して、前記状態で導通となるべきトランジ
スタのソース・ドレイン領域の少なくとも一部に
選択的にレーザ光を照射することにより、前記ソ
ース・ドレイン領域の前記少なくとも一部を、前
記状態で非導通となるべきトランジスタのソー
ス・ドレイン領域よりも深く形成して、前記特性
の相違を付与することを特徴とするものである。
法は、複数のトランジスタを配列して、該トラン
ジスタがそのゲートに駆動電圧を与えない状態で
導通か非導通かの特性の相違により情報を記憶す
るようにした読み出し専用半導体記憶装置の製造
方法において、前記トランジスタのゲート電極及
びソース・ドレイン領域形成後に書込むべき情報
に対応して、前記状態で導通となるべきトランジ
スタのソース・ドレイン領域の少なくとも一部に
選択的にレーザ光を照射することにより、前記ソ
ース・ドレイン領域の前記少なくとも一部を、前
記状態で非導通となるべきトランジスタのソー
ス・ドレイン領域よりも深く形成して、前記特性
の相違を付与することを特徴とするものである。
以下図面を用いて本発明の一実施例につき詳細
に説明する。
に説明する。
第3図は本発明の半導体記憶装置の回路図で第
4図は該半導体記憶装置の平面図を示す。
4図は該半導体記憶装置の平面図を示す。
第3図および第4図に示すように本発明の半導
体記憶装置におけるメモリ・セルアレイはドレイ
ン電源配線VDDに接続されたデプレツシヨン型
MOSTからなる負荷トランジスタ1にメモリ・
セル用の複数個のエンハンスメント型MOST2
が直列に接続されて形成された複数本のビツト線
4の終端部が、各々接地されたソースラインVSS
に接続されており、これら各ビツト線4の同位置
に形成されているMOSTのゲートを接続するワ
ード線5がビツト線4と直角に配接されている。
そして各ビツト線4の負荷トランジスタ1とメモ
リ・セルとの間からは出力線Voutが導出されて
おり、各ビツト線4における情報例えば“1”の
書き込まれたメモリ・セルのMOSTはエンハン
スメント型のパンチスルートランジスタ7で形成
せしめた回路構造になつている。
体記憶装置におけるメモリ・セルアレイはドレイ
ン電源配線VDDに接続されたデプレツシヨン型
MOSTからなる負荷トランジスタ1にメモリ・
セル用の複数個のエンハンスメント型MOST2
が直列に接続されて形成された複数本のビツト線
4の終端部が、各々接地されたソースラインVSS
に接続されており、これら各ビツト線4の同位置
に形成されているMOSTのゲートを接続するワ
ード線5がビツト線4と直角に配接されている。
そして各ビツト線4の負荷トランジスタ1とメモ
リ・セルとの間からは出力線Voutが導出されて
おり、各ビツト線4における情報例えば“1”の
書き込まれたメモリ・セルのMOSTはエンハン
スメント型のパンチスルートランジスタ7で形成
せしめた回路構造になつている。
第4図に示されるように、ワード線5は略一定
幅で延伸されていて、各メモリ・セルのMOST
のゲート部におけるゲート電極の幅は略等しい。
各メモリ・セルが通常のエンハンスメント特性か
パンチスルー特性かは後述のようにソース・ドレ
イン領域の深さの相違によつて設定される。この
特性の相違により、情報の記憶がなされる。そし
てこの記憶情報に応じてソース・ドレイン領域の
深さを選択的に変更する操作は、後述の工程例の
ように、製造工程の比較的後の段階で実施可能で
あつて、記憶装置完成までの期間を大幅に短縮で
きる効果を有する。
幅で延伸されていて、各メモリ・セルのMOST
のゲート部におけるゲート電極の幅は略等しい。
各メモリ・セルが通常のエンハンスメント特性か
パンチスルー特性かは後述のようにソース・ドレ
イン領域の深さの相違によつて設定される。この
特性の相違により、情報の記憶がなされる。そし
てこの記憶情報に応じてソース・ドレイン領域の
深さを選択的に変更する操作は、後述の工程例の
ように、製造工程の比較的後の段階で実施可能で
あつて、記憶装置完成までの期間を大幅に短縮で
きる効果を有する。
しかして上記のような回路構造を有する半導体
記憶装置に書き込まれた情報を読み出す際には、
該記憶装置の非選択ワード線に高レベルの電圧を
与え、選択ワード線に低レベルの電圧を与える
と、該選択ワード線に接続されているビツト線の
メモリ・セルが情報に対応するパンチスルートラ
ンジスタで形成されている場合には、このビツト
線上の全トランジスタがON状態となるために該
ビツト線の出力Voutは低電圧レベルとなり、又
選択ワード線に接続するメモリ・セルがエンハン
スメント型のMOSTからなつているビツト線に
おいてはワード線に接続するエンハンスメント型
MOSTがOFF状態となるために、該ビツト線の
出力VoutはVDDにほぼ等しい高電圧レベルとなる
ので、このような各ビツト線の出力レベルにより
記憶情報の読み出しがなされる。
記憶装置に書き込まれた情報を読み出す際には、
該記憶装置の非選択ワード線に高レベルの電圧を
与え、選択ワード線に低レベルの電圧を与える
と、該選択ワード線に接続されているビツト線の
メモリ・セルが情報に対応するパンチスルートラ
ンジスタで形成されている場合には、このビツト
線上の全トランジスタがON状態となるために該
ビツト線の出力Voutは低電圧レベルとなり、又
選択ワード線に接続するメモリ・セルがエンハン
スメント型のMOSTからなつているビツト線に
おいてはワード線に接続するエンハンスメント型
MOSTがOFF状態となるために、該ビツト線の
出力VoutはVDDにほぼ等しい高電圧レベルとなる
ので、このような各ビツト線の出力レベルにより
記憶情報の読み出しがなされる。
このような本発明の構造を有する半導体記憶装
置を形成する場合の第1の実施例について第5図
より第9図迄の断面図を用いて説明し、第2の実
施例について第10図の断面図を用いて説明す
る。
置を形成する場合の第1の実施例について第5図
より第9図迄の断面図を用いて説明し、第2の実
施例について第10図の断面図を用いて説明す
る。
まず本発明の半導体記憶装置を製造する場合の
第1の実施例としてP型のSi基板11に形成する
トランジスタ素子間分離用の酸化硅素(SiO2)
膜12を形成する。第5図でAはデプレツシヨン
型トランジスタの素子形成領域、Bはエンハンス
メント型トランジスタの素子形成領域、Cはパン
チスルートランジスタ形成領域である。次にゲー
ト酸化膜13形成後基板上にパターニングしたホ
トレジスト膜(図示せず)を被着してからデプレ
ツシヨン型トランジスタ形成領域にしきい値電圧
の調整をすべくリン(P)をイオン注入したのち
ホトレジスト膜を除去し、更に該基板上にパター
ニングしたホトレジスト膜(図示せず)を被着し
てからエンハンスメント型トランジスタ形成領域
に硼素(B)をイオン注入して形成される該トランジ
スタの表面電流(IPSS)を調整する。その後該
基板上にゲート電極を形成するためのポリSi膜を
化学蒸着法(CVD)で被着したのち該基板上に
ホトレジスト膜を被着したのち、該ホトレジスト
膜を写真蝕刻法により所定のパターンに成形し、
該パターニングしたホトレジスト膜をマスクとし
てプラズマエツチング法でポリSiのゲート電極を
所定のパターンに成形する。第7図で14A,1
4B,14C、はこのようにして形成されたポリ
Siのゲート電極である。その後ポリSiのゲート電
極の表面酸化およびトランジスタの素子形成領域
(ソース、ゲート領域)上を酸化する。その後第
7図に示すようにPをイオン注入してデプレツシ
ヨントランジスタ、エンハンスメントトランジス
タ、パンチスルートランジスタの形成領域にソー
ス領域15A,15B,15C、およびドレイン
領域16A,16B,16C、をそれぞれ形成す
る。その後パンチスルートランジスタの形成予定
領域のソース、ドレイン形成領域の部分以外を除
いて第8図に示すようにホトレジスト膜17を被
着したのちPを矢印Dのようにイオン注入して、
この部分のソース、ドレインの領域の濃度を高め
てパンチスルートランジスタを形成する。その後
ホトレジスト膜17を除去してから第9図に示す
ように絶縁膜としてりん硅酸ガラス膜(PSG)
膜18を形成してからソース領域、ドレイン領
域、ゲート電極から配線を取り出すためのコンタ
クト孔を窓開きしてからアルミニウム(Al)の
配線膜19を形成したのちプラズマエツチング法
で所定の配線パターンに形成して半導体装置を形
成する。
第1の実施例としてP型のSi基板11に形成する
トランジスタ素子間分離用の酸化硅素(SiO2)
膜12を形成する。第5図でAはデプレツシヨン
型トランジスタの素子形成領域、Bはエンハンス
メント型トランジスタの素子形成領域、Cはパン
チスルートランジスタ形成領域である。次にゲー
ト酸化膜13形成後基板上にパターニングしたホ
トレジスト膜(図示せず)を被着してからデプレ
ツシヨン型トランジスタ形成領域にしきい値電圧
の調整をすべくリン(P)をイオン注入したのち
ホトレジスト膜を除去し、更に該基板上にパター
ニングしたホトレジスト膜(図示せず)を被着し
てからエンハンスメント型トランジスタ形成領域
に硼素(B)をイオン注入して形成される該トランジ
スタの表面電流(IPSS)を調整する。その後該
基板上にゲート電極を形成するためのポリSi膜を
化学蒸着法(CVD)で被着したのち該基板上に
ホトレジスト膜を被着したのち、該ホトレジスト
膜を写真蝕刻法により所定のパターンに成形し、
該パターニングしたホトレジスト膜をマスクとし
てプラズマエツチング法でポリSiのゲート電極を
所定のパターンに成形する。第7図で14A,1
4B,14C、はこのようにして形成されたポリ
Siのゲート電極である。その後ポリSiのゲート電
極の表面酸化およびトランジスタの素子形成領域
(ソース、ゲート領域)上を酸化する。その後第
7図に示すようにPをイオン注入してデプレツシ
ヨントランジスタ、エンハンスメントトランジス
タ、パンチスルートランジスタの形成領域にソー
ス領域15A,15B,15C、およびドレイン
領域16A,16B,16C、をそれぞれ形成す
る。その後パンチスルートランジスタの形成予定
領域のソース、ドレイン形成領域の部分以外を除
いて第8図に示すようにホトレジスト膜17を被
着したのちPを矢印Dのようにイオン注入して、
この部分のソース、ドレインの領域の濃度を高め
てパンチスルートランジスタを形成する。その後
ホトレジスト膜17を除去してから第9図に示す
ように絶縁膜としてりん硅酸ガラス膜(PSG)
膜18を形成してからソース領域、ドレイン領
域、ゲート電極から配線を取り出すためのコンタ
クト孔を窓開きしてからアルミニウム(Al)の
配線膜19を形成したのちプラズマエツチング法
で所定の配線パターンに形成して半導体装置を形
成する。
なお上記メモリ・セルを形成するMOSTと、
ドレイン電源配線VDDとの間に接続されるデプレ
ツシヨン型で形成される負荷トランジスタ1は、
ゲート配線形成前に該トランジスタを形成せしめ
る部分の素子形成領域に予め不純物濃度の低いN
型Si層を形成せしめておく。また上記のような形
成方法により半導体基板の素子形成領域にトラン
ジスタが直列に接続配設されて形成される各ビツ
ト線の出力線Voutは、例えば前記製造工程にお
いてゲートSiO2膜を形成後、負荷トランジスタ
のソース領域上のSiO2膜の一部を除去し、該部
分で基板と接続するポリシリコンからなる出力線
をゲート配線と同時に形成せしめる。
ドレイン電源配線VDDとの間に接続されるデプレ
ツシヨン型で形成される負荷トランジスタ1は、
ゲート配線形成前に該トランジスタを形成せしめ
る部分の素子形成領域に予め不純物濃度の低いN
型Si層を形成せしめておく。また上記のような形
成方法により半導体基板の素子形成領域にトラン
ジスタが直列に接続配設されて形成される各ビツ
ト線の出力線Voutは、例えば前記製造工程にお
いてゲートSiO2膜を形成後、負荷トランジスタ
のソース領域上のSiO2膜の一部を除去し、該部
分で基板と接続するポリシリコンからなる出力線
をゲート配線と同時に形成せしめる。
本発明の構造を有する半導体装置においては、
半導体記憶装置を形成するMOSトランジスタの
形成時のソース・ドレイン形成の際に一部のトラ
ンジスタのソース領域、ドレイン領域の濃度を高
くしてパンチスルートランジスタを形成するの
で、それ以後周知の方法によつてPSG膜の形成、
PSG膜への電極コンタクト窓の窓開き、Al等に
よるドレイン電源配線層、ゲート配線層の形成、
表面保護層の形成、ボンデイングパツドの形成等
を行つて完成できるので、情報の書き込み以降の
工程が短縮できる。
半導体記憶装置を形成するMOSトランジスタの
形成時のソース・ドレイン形成の際に一部のトラ
ンジスタのソース領域、ドレイン領域の濃度を高
くしてパンチスルートランジスタを形成するの
で、それ以後周知の方法によつてPSG膜の形成、
PSG膜への電極コンタクト窓の窓開き、Al等に
よるドレイン電源配線層、ゲート配線層の形成、
表面保護層の形成、ボンデイングパツドの形成等
を行つて完成できるので、情報の書き込み以降の
工程が短縮できる。
また本発明においては情報(例えば“1”)に
対応するメモリ・セルにエンハンスメント型のパ
ンチスルーMOSTを使用するので、前述したエ
ンハンスメント型MOSTとデプレツシヨン型
MOSTを併設せしめる従来のNAND回路構造の
半導体記憶装置よりも更に集積度の向上をはかる
ことができる。
対応するメモリ・セルにエンハンスメント型のパ
ンチスルーMOSTを使用するので、前述したエ
ンハンスメント型MOSTとデプレツシヨン型
MOSTを併設せしめる従来のNAND回路構造の
半導体記憶装置よりも更に集積度の向上をはかる
ことができる。
この他に本発明の半導体装置を製造する場合の
第2の実施例として、第10図に示すようにパタ
ーニングされたりん濃度の低いPSG膜21およ
び例えばAlの金属膜22を積層して形成してお
く。ここでパンチスルートランジスタのソース領
域およびドレイン領域を形成する箇所上に前記
Alの金属膜22はプラズマエツチング法を用い
てあらかじめ除去しておく。その後該基板上に炭
酸ガス(Co2)レーザ光を照射する。このように
すればAlの金属膜に照射されたレーザ光は反射
して散乱するが、前記Alの金属膜の除去された
部分では第10図の矢印Eで示すようにレーザ光
が照射され、この部分のすでにP原子がイオン注
入されて形成されているソース領域23およびド
レイン領域24が局部的に加熱されてイオン注入
されているP原子が基板内に拡散されるようにな
り、その部分の拡散層が深くなつてパンチスルー
トランジスタが形成される。以後不必要なAlの
金属膜は除去しておけばよい。
第2の実施例として、第10図に示すようにパタ
ーニングされたりん濃度の低いPSG膜21およ
び例えばAlの金属膜22を積層して形成してお
く。ここでパンチスルートランジスタのソース領
域およびドレイン領域を形成する箇所上に前記
Alの金属膜22はプラズマエツチング法を用い
てあらかじめ除去しておく。その後該基板上に炭
酸ガス(Co2)レーザ光を照射する。このように
すればAlの金属膜に照射されたレーザ光は反射
して散乱するが、前記Alの金属膜の除去された
部分では第10図の矢印Eで示すようにレーザ光
が照射され、この部分のすでにP原子がイオン注
入されて形成されているソース領域23およびド
レイン領域24が局部的に加熱されてイオン注入
されているP原子が基板内に拡散されるようにな
り、その部分の拡散層が深くなつてパンチスルー
トランジスタが形成される。以後不必要なAlの
金属膜は除去しておけばよい。
以上述べたように本発明の半導体装置、および
その製造方法によれば、従来より短手番でしかも
従来より高集積度のマスクROM型の半導体記憶
装置を形成せしめることが可能となる。
その製造方法によれば、従来より短手番でしかも
従来より高集積度のマスクROM型の半導体記憶
装置を形成せしめることが可能となる。
第1図および第2図は従来の半導体記憶装置の
回路図、第3図は本発明の半導体記憶装置の回路
図、第4図はその平面図、第5図より第9図まで
は本発明の半導体記憶装置を製造する場合の第1
の実施例の工程を示す断面図で、第10図は本発
明の半導体記憶装置を製造する場合の第2の実施
例を示す断面図である。 図において1はデプレツシヨン型負荷トランジ
スタ、2はエンハンスメント型MOST、3はデ
プレツシヨン型MOST、4はビツト線、5はワ
ード線、6はドレイン接続部、7はパンチスルー
トランジスタ、11はSi基板、12は素子間分離
用SiO2膜、13はゲート酸化膜、14A,14
B,14C、はポリSiゲート電極、15A,15
B,15C、はソース領域、16A,16B,1
6Cはドレイン領域、17はホトレジスト膜、1
8はPSG膜、19はAlの配線膜、21は低濃度
PSG膜、22はAlの金属膜、23は拡散深さ大
のソース領域、24は拡散深さ大のドレイン領
域、Aはデプレツシヨン型トランジスタ素子形成
領域、Bはエンハンスメント型トランジスタ素子
形成領域、Cはパンチスルートランジスタ素子形
成領域、D,Eは矢印、VDDはドレイン電源配
線、Voutは出力線、Gは接地、VSSはソースライ
ンを示す。
回路図、第3図は本発明の半導体記憶装置の回路
図、第4図はその平面図、第5図より第9図まで
は本発明の半導体記憶装置を製造する場合の第1
の実施例の工程を示す断面図で、第10図は本発
明の半導体記憶装置を製造する場合の第2の実施
例を示す断面図である。 図において1はデプレツシヨン型負荷トランジ
スタ、2はエンハンスメント型MOST、3はデ
プレツシヨン型MOST、4はビツト線、5はワ
ード線、6はドレイン接続部、7はパンチスルー
トランジスタ、11はSi基板、12は素子間分離
用SiO2膜、13はゲート酸化膜、14A,14
B,14C、はポリSiゲート電極、15A,15
B,15C、はソース領域、16A,16B,1
6Cはドレイン領域、17はホトレジスト膜、1
8はPSG膜、19はAlの配線膜、21は低濃度
PSG膜、22はAlの金属膜、23は拡散深さ大
のソース領域、24は拡散深さ大のドレイン領
域、Aはデプレツシヨン型トランジスタ素子形成
領域、Bはエンハンスメント型トランジスタ素子
形成領域、Cはパンチスルートランジスタ素子形
成領域、D,Eは矢印、VDDはドレイン電源配
線、Voutは出力線、Gは接地、VSSはソースライ
ンを示す。
Claims (1)
- 【特許請求の範囲】 1 複数のトランジスタを配列して、該トランジ
スタがそのゲートに駆動電圧を与えない状態で導
通か非導通かの特性の相違により情報を記憶する
ようにした読み出し専用半導体記憶装置におい
て、前記各トランジスタはゲート部におけるゲー
ト電極の幅が各々略等しく、且つ該ゲート電極に
よつて画定されたソース・ドレイン領域を具備
し、前記各トランジスタのうち、前記ゲートに駆
動電圧を与えない状態で導通となるトランジスタ
のソース・ドレイン領域の少なくとも一部が、前
記状態で非導通となるトランジスタのソース・ド
レイン領域より深く形成され、その深さの相違に
より前記特性の相違が付与されたことを特徴とす
る半導体記憶装置。 2 複数のトランジスタを配列して、該トランジ
スタがそのゲートに駆動電圧を与えない状態で導
通か非導通かの特性の相違により情報を記憶する
ようにした読み出し専用半導体記憶装置の製造方
法において、前記各トランジスタのゲート電極を
略等しい幅に形成した後に、書込むべき情報に対
応して、前記状態で導通となるべきトランジスタ
のみのソース・ドレイン領域の少なくとも一部に
選択的にイオン注入することにより、前記ソー
ス・ドレイン領域の前記少なくとも一部を、前記
状態で非導通となるべきトランジスタのソース・
ドレイン領域よりも深く形成して、前記特性の相
違を付与することを特徴とする半導体記憶装置の
製造方法。 3 複数のトランジスタを配列して、該トランジ
スタがそのゲートに駆動電圧を与えない状態で導
通か非導通かの特性の相違により情報を記憶する
ようにした読み出し専用半導体記憶装置の製造方
法において、前記トランジスタのゲート電極及び
ソース・ドレイン領域形成後に書込むべき情報に
対応して、前記状態で導通となるべきトランジス
タのソース・ドレイン領域の少なくとも一部に選
択的にレーザ光を照射することにより、前記ソー
ス・ドレイン領域の前記少なくとも一部を、前記
状態で非導通となるべきトランジスタのソース・
ドレイン領域よりも深く形成して、前記特性の相
違を付与することを特徴とする半導体記憶装置の
製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18688680A JPS57109190A (en) | 1980-12-26 | 1980-12-26 | Semiconductor storage device and its manufacture |
US06/331,478 US4500975A (en) | 1980-12-26 | 1981-12-16 | Mask ROM-type semiconductor memory device |
DE8181305964T DE3175934D1 (en) | 1980-12-26 | 1981-12-18 | Read only semiconductor memory device and method of making it |
EP81305964A EP0055564B1 (en) | 1980-12-26 | 1981-12-18 | Read only semiconductor memory device and method of making it |
IE3061/81A IE53088B1 (en) | 1980-12-26 | 1981-12-23 | Semiconductor memory device and the method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18688680A JPS57109190A (en) | 1980-12-26 | 1980-12-26 | Semiconductor storage device and its manufacture |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57109190A JPS57109190A (en) | 1982-07-07 |
JPH0222546B2 true JPH0222546B2 (ja) | 1990-05-18 |
Family
ID=16196398
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18688680A Granted JPS57109190A (en) | 1980-12-26 | 1980-12-26 | Semiconductor storage device and its manufacture |
Country Status (5)
Country | Link |
---|---|
US (1) | US4500975A (ja) |
EP (1) | EP0055564B1 (ja) |
JP (1) | JPS57109190A (ja) |
DE (1) | DE3175934D1 (ja) |
IE (1) | IE53088B1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59100562A (ja) * | 1982-11-30 | 1984-06-09 | Mitsubishi Electric Corp | 読み出し専用半導体記憶装置の製造方法 |
US4933904A (en) * | 1985-11-29 | 1990-06-12 | General Electric Company | Dense EPROM having serially coupled floating gate transistors |
JPH0797606B2 (ja) * | 1986-10-22 | 1995-10-18 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
US5877981A (en) * | 1987-06-29 | 1999-03-02 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having a matrix of memory cells |
US5448517A (en) | 1987-06-29 | 1995-09-05 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with NAND cell structure |
US5270969A (en) * | 1987-06-29 | 1993-12-14 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with nand cell structure |
US6545913B2 (en) | 1987-06-29 | 2003-04-08 | Kabushiki Kaisha Toshiba | Memory cell of nonvolatile semiconductor memory device |
US5008856A (en) * | 1987-06-29 | 1991-04-16 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with NAND cell structure |
US6034899A (en) * | 1987-06-29 | 2000-03-07 | Kabushiki Kaisha Toshiba | Memory cell of nonvolatile semiconductor memory device |
JP2555103B2 (ja) * | 1987-11-13 | 1996-11-20 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
US4939690A (en) * | 1987-12-28 | 1990-07-03 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND cell structure that suppresses memory cell threshold voltage variation |
KR910004166B1 (ko) * | 1988-12-27 | 1991-06-22 | 삼성전자주식회사 | 낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 |
JPH053326A (ja) * | 1991-06-25 | 1993-01-08 | Sony Corp | 浮遊ゲート型不揮発性半導体記憶装置 |
DE10148900A1 (de) * | 2001-09-21 | 2003-04-10 | Hansgrohe Ag | Installationseinheit für sanitäre Einrichtung |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3925767A (en) * | 1968-12-31 | 1975-12-09 | Singer Co | Radiation set thermally reset read-only-memory |
GB1357515A (en) * | 1972-03-10 | 1974-06-26 | Matsushita Electronics Corp | Method for manufacturing an mos integrated circuit |
DE2348659A1 (de) * | 1973-09-27 | 1975-04-03 | Siemens Ag | Festspeicher |
JPS51111020A (en) * | 1975-03-26 | 1976-10-01 | Hitachi Ltd | Semiconductor fixing memory equipment |
US4081794A (en) * | 1976-04-02 | 1978-03-28 | General Electric Company | Alloy junction archival memory plane and methods for writing data thereon |
-
1980
- 1980-12-26 JP JP18688680A patent/JPS57109190A/ja active Granted
-
1981
- 1981-12-16 US US06/331,478 patent/US4500975A/en not_active Expired - Lifetime
- 1981-12-18 DE DE8181305964T patent/DE3175934D1/de not_active Expired
- 1981-12-18 EP EP81305964A patent/EP0055564B1/en not_active Expired
- 1981-12-23 IE IE3061/81A patent/IE53088B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
EP0055564A3 (en) | 1983-08-03 |
DE3175934D1 (en) | 1987-04-02 |
US4500975A (en) | 1985-02-19 |
IE813061L (en) | 1982-06-26 |
EP0055564B1 (en) | 1987-02-25 |
JPS57109190A (en) | 1982-07-07 |
EP0055564A2 (en) | 1982-07-07 |
IE53088B1 (en) | 1988-06-08 |
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