JPS5928060B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5928060B2 JPS5928060B2 JP54169042A JP16904279A JPS5928060B2 JP S5928060 B2 JPS5928060 B2 JP S5928060B2 JP 54169042 A JP54169042 A JP 54169042A JP 16904279 A JP16904279 A JP 16904279A JP S5928060 B2 JPS5928060 B2 JP S5928060B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- transistor
- information
- memory device
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置の構造にかかり、特に製造工程
に於いて情報の書き込みを行う読み出し専用メモリ（マ
スクＲＯＭ）の構造に関するものである。
に於いて情報の書き込みを行う読み出し専用メモリ（マ
スクＲＯＭ）の構造に関するものである。
製造工程に於てフォトマスクを使つてプログラムするマ
スクＲＯＭは、同じ記憶内容のＲＯＭを大量に使用する
場合に向いており、マイクロプログラム制御方式のコン
ピュータに於ける制御記憶用ＲＯＭや、マイクロコンピ
ュータのプログラムメモリ、或るいは各種端末のＲＯＭ
などに多く使われている。
スクＲＯＭは、同じ記憶内容のＲＯＭを大量に使用する
場合に向いており、マイクロプログラム制御方式のコン
ピュータに於ける制御記憶用ＲＯＭや、マイクロコンピ
ュータのプログラムメモリ、或るいは各種端末のＲＯＭ
などに多く使われている。
そして従来から使用されているＭＯＳトランジスタ（Ｍ
ＯＳＴ）をメモリ・セルとするマスクＲＯＭには、エン
ハンスメント型ＭＯＳＴを総てのメモリ・セルに用い書
き込み情報に対応するＭＯＳＴのドレインをビット線と
接続せしめないでおく第１図に示すようなＮＯＲ回路形
式のものと、メモリ情報に対応してメモリ・セルのＭＯ
ＳＴをデプレツシヨン型またはエンハンスメント型にす
る第２図に示すようなＮＡＮＤ回路型式とがある。第１
図及び第２図に於て１はデプレツシヨン型負荷トランジ
スタ、２はエンハンスメント型ＭＯＳＴ）３はデプレツ
シヨン型ＭＯＳＴ）４はビット線、５はワード線、６は
ドレイン接続部、ＶＤＤはドレイン電源配線、Ｖｏｕｔ
は出力線、Ｇは接地を表わしている。そして上記の中、
第１図に示すＮＯＲ回路形式のマスクＲＯＭを形成せし
めるには電極コンタクト窓によるマスタースライス方式
が用いられ、該方式に於てはメモリ・セルを形成するエ
ンハンスメント型ＭＯＳＴが多数個整列配設された半導
体基板上に被着せしめた絶縁膜に対してプログラム用の
フォトマスクを用いて情報内容に基づいてメモリ・セル
の各ＭＯＳＴのドレインに対する電極コンタクト窓明け
を選択的に行つて後、配線形成表面保護層形成、ボンデ
ィングパッド形成の工程を経るのみで完成するのでマス
タースライスから出荷までの手番が極めて短かいという
利点があるが、この方式に於ては各メモリ・セルのＭＯ
ＳＴに対してドレインの電極コンタクト窓形成領域を設
けなければならないために集積度の向上が妨げられると
いう問題があつた。
ＯＳＴ）をメモリ・セルとするマスクＲＯＭには、エン
ハンスメント型ＭＯＳＴを総てのメモリ・セルに用い書
き込み情報に対応するＭＯＳＴのドレインをビット線と
接続せしめないでおく第１図に示すようなＮＯＲ回路形
式のものと、メモリ情報に対応してメモリ・セルのＭＯ
ＳＴをデプレツシヨン型またはエンハンスメント型にす
る第２図に示すようなＮＡＮＤ回路型式とがある。第１
図及び第２図に於て１はデプレツシヨン型負荷トランジ
スタ、２はエンハンスメント型ＭＯＳＴ）３はデプレツ
シヨン型ＭＯＳＴ）４はビット線、５はワード線、６は
ドレイン接続部、ＶＤＤはドレイン電源配線、Ｖｏｕｔ
は出力線、Ｇは接地を表わしている。そして上記の中、
第１図に示すＮＯＲ回路形式のマスクＲＯＭを形成せし
めるには電極コンタクト窓によるマスタースライス方式
が用いられ、該方式に於てはメモリ・セルを形成するエ
ンハンスメント型ＭＯＳＴが多数個整列配設された半導
体基板上に被着せしめた絶縁膜に対してプログラム用の
フォトマスクを用いて情報内容に基づいてメモリ・セル
の各ＭＯＳＴのドレインに対する電極コンタクト窓明け
を選択的に行つて後、配線形成表面保護層形成、ボンデ
ィングパッド形成の工程を経るのみで完成するのでマス
タースライスから出荷までの手番が極めて短かいという
利点があるが、この方式に於ては各メモリ・セルのＭＯ
ＳＴに対してドレインの電極コンタクト窓形成領域を設
けなければならないために集積度の向上が妨げられると
いう問題があつた。
又第２図に示す従来のＮＡＮＤ回路形式のマスクＲＯＭ
を形成するには、半導体基板上にＭＯＳＴを形成させる
際に、プログラムされたマスクによるマスタースライス
方式により半導体基板の情報に対応したＭＯＳＴ形成領
域のみに不純物導入層を形成しメモリ情報に対応してデ
フレツシヨンＭＯＳＴおよびエンハンスメント型ＭＯＳ
Ｔのいずれかに作りわける方法が用いられる。
を形成するには、半導体基板上にＭＯＳＴを形成させる
際に、プログラムされたマスクによるマスタースライス
方式により半導体基板の情報に対応したＭＯＳＴ形成領
域のみに不純物導入層を形成しメモリ情報に対応してデ
フレツシヨンＭＯＳＴおよびエンハンスメント型ＭＯＳ
Ｔのいずれかに作りわける方法が用いられる。
そして此の方法に於ては、各ＭＯＳＴ毎に電極コンタク
ト窓が必要ないので前記ＮＯＲ回路形式よりは集積度の
向上がはかれるが、デプレツシヨン型のＭＯＳＴを形成
する際に該トランジスタ領域の半導体基板に形成される
不純物拡散層が隣りのエンハンスメント型ＭＯＳＴに影
響することを防止するには、各トランジスタ間即ちメモ
リ・セル間の間隔に或る程度の余裕を持たせねばならな
いために集積度の向上に対しては未だ不充分であり、又
該方法に於てはマスタースライスを行つてから、ゲート
電極及び出力配線の形成、ソース・ドレイン層の拡散形
成、絶縁膜の形成、電極コンタクト窓の形成、金属配線
層の形成、表面保護層の形成、ボンデイング・パツドの
形成等多くの工程を経てＲＯＭが完成するので出荷まで
の手番が非常に長くなるという問題があつた。本発明は
上記問題点に鑑み集積度の向上をはかることができ、且
つマスタースライス工程以後短手番で完成せしめること
が可能な構造を有する、製造工程に於て情報の書き込み
を行う読み出し専用の半導体記憶装置（マスクＲＯＭ）
を提供することを目的とする。
ト窓が必要ないので前記ＮＯＲ回路形式よりは集積度の
向上がはかれるが、デプレツシヨン型のＭＯＳＴを形成
する際に該トランジスタ領域の半導体基板に形成される
不純物拡散層が隣りのエンハンスメント型ＭＯＳＴに影
響することを防止するには、各トランジスタ間即ちメモ
リ・セル間の間隔に或る程度の余裕を持たせねばならな
いために集積度の向上に対しては未だ不充分であり、又
該方法に於てはマスタースライスを行つてから、ゲート
電極及び出力配線の形成、ソース・ドレイン層の拡散形
成、絶縁膜の形成、電極コンタクト窓の形成、金属配線
層の形成、表面保護層の形成、ボンデイング・パツドの
形成等多くの工程を経てＲＯＭが完成するので出荷まで
の手番が非常に長くなるという問題があつた。本発明は
上記問題点に鑑み集積度の向上をはかることができ、且
つマスタースライス工程以後短手番で完成せしめること
が可能な構造を有する、製造工程に於て情報の書き込み
を行う読み出し専用の半導体記憶装置（マスクＲＯＭ）
を提供することを目的とする。
即ち本発明は、製造工程で情報の書込みを行う読出し専
用の半導体記憶装置に於いて、複数のメモリ・セル・ト
ランジスタの各ゲートを構成するワード線を複数配列し
、メモリ・セル・トランジスタのゲート部における該ワ
ード線の幅を変えることにより、各メモリ・セル・トラ
ンジスタを、ソース及びドレイン不純物層間の距離が相
違するパンチスルー・トランジスタかエンハンスメント
・トランジスタかにメモリ情報に対応して形成してなる
ことを特徴とする。
用の半導体記憶装置に於いて、複数のメモリ・セル・ト
ランジスタの各ゲートを構成するワード線を複数配列し
、メモリ・セル・トランジスタのゲート部における該ワ
ード線の幅を変えることにより、各メモリ・セル・トラ
ンジスタを、ソース及びドレイン不純物層間の距離が相
違するパンチスルー・トランジスタかエンハンスメント
・トランジスタかにメモリ情報に対応して形成してなる
ことを特徴とする。
以下本発明を第３図ａの回路図及び第３図ｂの上面模式
図に示す一実施例について詳細に説明する。
図に示す一実施例について詳細に説明する。
例えば本発明の半導体記憶装置に於けるメモリ・セルア
レイは第３図ａに示すようにドレイン電源配線ＶＤＤに
接続されたデプレツシヨン型ＭＯＳＴからなる負荷トラ
ンジスタ１にメモリ・セル用の複数個のエンハンスメン
ト型ＭＯＳＴ２が直列に接続されて形成された複数本の
ビツト線４の終端部が、各々接地されたソースラインＳ
ｓに接続されており、これら各ビツト線４の同位置に形
成されているＭＯＳＴのゲートを接続するワード線５が
ビツト線４と直角に配接されている。
レイは第３図ａに示すようにドレイン電源配線ＶＤＤに
接続されたデプレツシヨン型ＭＯＳＴからなる負荷トラ
ンジスタ１にメモリ・セル用の複数個のエンハンスメン
ト型ＭＯＳＴ２が直列に接続されて形成された複数本の
ビツト線４の終端部が、各々接地されたソースラインＳ
ｓに接続されており、これら各ビツト線４の同位置に形
成されているＭＯＳＴのゲートを接続するワード線５が
ビツト線４と直角に配接されている。
そして各ビツト線４の負荷トランジスタ１とメモリ・セ
ルとの間からは出力線ＶＯｕｔが導出されており、各ビ
ツト線４に於ける情報例えばゞ１″の書き込まれたメモ
リ・セルのＭＯＳＴはエンハンスメント型のパンチスル
ートランジスタ７で形成せしめた回路構造になつている
。然して上記のような回路構造を有する半導体記憶装置
に書き込まれた情報を読み出す際には、該記憶装置の非
選択ワード線に高レベルの電圧を与え、選択ワード線に
低レベルの電圧を与えると、該選択ワード線に接続され
ているビツト線のメモリ・セルが、情報に対応するパン
チスルートランジスタで形成されている場合には、この
ビツト線上の全トランジスタが０Ｎ状態となるために該
ビツト線の出力（ＶＯｕｔ）は低電圧レベルとなり、又
選択ワード線に接続するメモリ・セルがエンハンスメン
ト型ＭＯＳＴからなつているビツト線に於てはワード線
に接続するエンハンスメント型ＭＯＳＴが０ＦＦ状態と
なるために、該ビツト線の出力（ＶＯｕｔ）はＶ。
ルとの間からは出力線ＶＯｕｔが導出されており、各ビ
ツト線４に於ける情報例えばゞ１″の書き込まれたメモ
リ・セルのＭＯＳＴはエンハンスメント型のパンチスル
ートランジスタ７で形成せしめた回路構造になつている
。然して上記のような回路構造を有する半導体記憶装置
に書き込まれた情報を読み出す際には、該記憶装置の非
選択ワード線に高レベルの電圧を与え、選択ワード線に
低レベルの電圧を与えると、該選択ワード線に接続され
ているビツト線のメモリ・セルが、情報に対応するパン
チスルートランジスタで形成されている場合には、この
ビツト線上の全トランジスタが０Ｎ状態となるために該
ビツト線の出力（ＶＯｕｔ）は低電圧レベルとなり、又
選択ワード線に接続するメモリ・セルがエンハンスメン
ト型ＭＯＳＴからなつているビツト線に於てはワード線
に接続するエンハンスメント型ＭＯＳＴが０ＦＦ状態と
なるために、該ビツト線の出力（ＶＯｕｔ）はＶ。
Ｄにほぼ等しい高電圧レベルとなるので、このような各
ビツト線の出力レベルにより記憶情報の読み出しがなさ
れる。然して上記のような本発明の構造を有する半導体
記憶装置を形成せしめるには、第３図ｂに示すように例
えばＰ型シリコン基板上に形成されたフイールドニ酸化
シリコン（ＳｉＯ２）膜８とその下層のチヤンネル・カ
ツト層（図示せず）とにより分離された複数列の素子形
成領域９上にゲートＳｉＯ２膜を形成させて後、該基板
上に前記素子形成領域９と直交する複数条のポリシリコ
ンによるゲート配線１０を形成する。
ビツト線の出力レベルにより記憶情報の読み出しがなさ
れる。然して上記のような本発明の構造を有する半導体
記憶装置を形成せしめるには、第３図ｂに示すように例
えばＰ型シリコン基板上に形成されたフイールドニ酸化
シリコン（ＳｉＯ２）膜８とその下層のチヤンネル・カ
ツト層（図示せず）とにより分離された複数列の素子形
成領域９上にゲートＳｉＯ２膜を形成させて後、該基板
上に前記素子形成領域９と直交する複数条のポリシリコ
ンによるゲート配線１０を形成する。
次いで素子形成領域９のゲート配線１０に覆われていな
い部分のゲートＳｉＯ２膜を除去して後フイールドＳｉ
Ｏ２膜８とゲート配線１０をセルフアライン・マスクと
して素子形成領域９にＮ型不純物の拡散注入を行い、素
子形成領域９内にＮ＋Ｓｉからなるソース及びドレイン
層を有し直列に接続された負荷トランジスタ１、エンハ
ンスメント型ＭＯＳＴ２及びパンチスルーＭＯＳＴ７の
形成を行う。そしてこの際情報（例えばゞビ）に対応す
るメモリ・セルをパンチスルーＭＯＳＴとするには、該
メモリ・セルのＭＯＳＴ部に於けるゲート配線１０′の
陥を他の部分の百程度の幅（例えば２〔μｍ〕程度）に
形成せしめることにより、セルフアラインにより形成さ
れる該ＭＯＳＴのソースとドレインとの間隔を他のエン
ハンスメント型ＭＯＳＴの一程度として、低いレベルの
電圧でも動作するエンハンスメント型のパンチスルーＭ
ＯＳＴとする方法による。なお上記メモリ・セルを形成
するＭＯＳＴとドレイン電源配線ＶＤＤとの間に接続さ
れるデプレツシヨン型で形成される負荷トランジスタ１
は、ゲート配線形成前に該トランジスタを形成せしめる
部分の素子形成領域に予め不純物濃度の低いＮ型Ｓｉ層
を形成せしめておく。又上記のような形成方法により半
導体基板の素子形成領域にトランジスタが直列に接続配
設されて形成される各ビツト線の出力線ＶＯｕｔは、例
えば前記製造工程に於てゲートＳｉＯ２膜を形成後負荷
トランジスタのソース層上のＳｉＯ２膜の一部を除去し
、該部分で基板と接続するポリシリコンからなる出力線
をゲート配線と同時に形成せしめる。本発明の構造を有
する半導体記憶装置に於ては上記のようにポリシリコン
のゲート配線を形成する際に情報の書き込みがなされる
ので、それ以降公知の方法によるソース・ドレイン層の
拡散形成、絶縁膜の形成、絶縁膜への電極コンタクト窓
の形成、アルミニウム等によるドレイン電源配線層、ド
レイン配線層及びゲート配線層等の形成、表面保護層の
形成、ボンデイングパツドの形成等を行つて完成せしめ
ることができるので、情報の書き込み以降の工程は従来
のＮＡＮＤ構造の半導体記憶装置より簡易化され従つて
工程手番が短縮される。
い部分のゲートＳｉＯ２膜を除去して後フイールドＳｉ
Ｏ２膜８とゲート配線１０をセルフアライン・マスクと
して素子形成領域９にＮ型不純物の拡散注入を行い、素
子形成領域９内にＮ＋Ｓｉからなるソース及びドレイン
層を有し直列に接続された負荷トランジスタ１、エンハ
ンスメント型ＭＯＳＴ２及びパンチスルーＭＯＳＴ７の
形成を行う。そしてこの際情報（例えばゞビ）に対応す
るメモリ・セルをパンチスルーＭＯＳＴとするには、該
メモリ・セルのＭＯＳＴ部に於けるゲート配線１０′の
陥を他の部分の百程度の幅（例えば２〔μｍ〕程度）に
形成せしめることにより、セルフアラインにより形成さ
れる該ＭＯＳＴのソースとドレインとの間隔を他のエン
ハンスメント型ＭＯＳＴの一程度として、低いレベルの
電圧でも動作するエンハンスメント型のパンチスルーＭ
ＯＳＴとする方法による。なお上記メモリ・セルを形成
するＭＯＳＴとドレイン電源配線ＶＤＤとの間に接続さ
れるデプレツシヨン型で形成される負荷トランジスタ１
は、ゲート配線形成前に該トランジスタを形成せしめる
部分の素子形成領域に予め不純物濃度の低いＮ型Ｓｉ層
を形成せしめておく。又上記のような形成方法により半
導体基板の素子形成領域にトランジスタが直列に接続配
設されて形成される各ビツト線の出力線ＶＯｕｔは、例
えば前記製造工程に於てゲートＳｉＯ２膜を形成後負荷
トランジスタのソース層上のＳｉＯ２膜の一部を除去し
、該部分で基板と接続するポリシリコンからなる出力線
をゲート配線と同時に形成せしめる。本発明の構造を有
する半導体記憶装置に於ては上記のようにポリシリコン
のゲート配線を形成する際に情報の書き込みがなされる
ので、それ以降公知の方法によるソース・ドレイン層の
拡散形成、絶縁膜の形成、絶縁膜への電極コンタクト窓
の形成、アルミニウム等によるドレイン電源配線層、ド
レイン配線層及びゲート配線層等の形成、表面保護層の
形成、ボンデイングパツドの形成等を行つて完成せしめ
ることができるので、情報の書き込み以降の工程は従来
のＮＡＮＤ構造の半導体記憶装置より簡易化され従つて
工程手番が短縮される。
又本発明に於ては情報（例えばゞピ）に対応するメモリ
・セルにエンハンスメント型のパンチスルーＭＯＳＴを
使用するので前述したエンハンスメント型ＭＯＳＴとデ
プレツシヨン型ＭＯＳＴを併設せしめる従来のＮＡＮＤ
回路構造の半導体記憶装置と異なり各メモリ・セル間に
寸法余裕を持たせる必要がなく、従つて従来のＮＡＮＤ
構造の半導体記憶装置よりも更に集積度の向上をはかる
ことができる。
・セルにエンハンスメント型のパンチスルーＭＯＳＴを
使用するので前述したエンハンスメント型ＭＯＳＴとデ
プレツシヨン型ＭＯＳＴを併設せしめる従来のＮＡＮＤ
回路構造の半導体記憶装置と異なり各メモリ・セル間に
寸法余裕を持たせる必要がなく、従つて従来のＮＡＮＤ
構造の半導体記憶装置よりも更に集積度の向上をはかる
ことができる。
なお本発明の構造に於てはゲート配線の一部が狭く形成
されるのでゲート配線の抵抗が増し、そのために記憶装
置の動作スピードが若干遅くなる傾向となるが、ゲート
配線幅が狭くなることによるゲート容量の減少により上
記の傾向は改善される。上記実施例に於ては本発明をＮ
チヤンネル型のＭＯＳトランジスタをメモリ・セルとし
て形成されるマスクＲＯＭ型の半導体記憶装置について
説明したが、本発明はＰチヤンネル型ＭＯＳトランジス
タをメモリ・セルとしてなるマスクＲＯＭ型の半導体記
憶装置にも適用することができる。
されるのでゲート配線の抵抗が増し、そのために記憶装
置の動作スピードが若干遅くなる傾向となるが、ゲート
配線幅が狭くなることによるゲート容量の減少により上
記の傾向は改善される。上記実施例に於ては本発明をＮ
チヤンネル型のＭＯＳトランジスタをメモリ・セルとし
て形成されるマスクＲＯＭ型の半導体記憶装置について
説明したが、本発明はＰチヤンネル型ＭＯＳトランジス
タをメモリ・セルとしてなるマスクＲＯＭ型の半導体記
憶装置にも適用することができる。
以上説明したように本発明によれば従来より短手番で然
かも従来よりも高集積度のマスクＲＯＭ型の半導体記憶
装置を形成せしめることができる。
かも従来よりも高集積度のマスクＲＯＭ型の半導体記憶
装置を形成せしめることができる。
第１図はＮＯＲ型マスクＲＯＭの回路図、第２図は従来
のＮＡＮＤ型マスクＲＯＭの回路図で、第３図ａは本発
明のＮＡＮＤ型マスクＲＯＭの回路図、第３図ｂは本発
明のＮＡＮＤ型マスクＲＯＭの上面模式図である。 図に於て１は負荷トランジスタ、２はエンハンスメント
型ＭＯＳトランジスタ、３はデフレツシヨン型ＭＯＳト
ランジスタ、４はビツト線、５はワード線、６はドレイ
ン接続部、７はパンチスルー・トランジスタ、８はフイ
ールドＳｉＯ２膜、９は素子形成領域、１０はゲート配
線、１０′は狭い幅のゲート配線、ＶＤＤはドレイン電
源配線、Ｖｓｓはソース・ライン、ＶＯｕｔは出力線、
Ｇは接地。
のＮＡＮＤ型マスクＲＯＭの回路図で、第３図ａは本発
明のＮＡＮＤ型マスクＲＯＭの回路図、第３図ｂは本発
明のＮＡＮＤ型マスクＲＯＭの上面模式図である。 図に於て１は負荷トランジスタ、２はエンハンスメント
型ＭＯＳトランジスタ、３はデフレツシヨン型ＭＯＳト
ランジスタ、４はビツト線、５はワード線、６はドレイ
ン接続部、７はパンチスルー・トランジスタ、８はフイ
ールドＳｉＯ２膜、９は素子形成領域、１０はゲート配
線、１０′は狭い幅のゲート配線、ＶＤＤはドレイン電
源配線、Ｖｓｓはソース・ライン、ＶＯｕｔは出力線、
Ｇは接地。
Claims (1)
- １ 製造工程で情報の書込みを行う読出し専用の半導体
記憶装置に於いて、複数のメモリ・セル・トランジスタ
の各ゲートを構成するワード線を複数配置し、メモリ・
セル・トランジスタのゲート部における該ワード線の幅
を変えることにより、各メモリ・セル・トランジスタを
、ソース及びドレイン不純物層間の距離が相違するパン
チスルー・トランジスタかエンハンスメント・トランジ
スタかにメモリ情報に対応して形成してなることを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54169042A JPS5928060B2 (ja) | 1979-12-25 | 1979-12-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54169042A JPS5928060B2 (ja) | 1979-12-25 | 1979-12-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5691465A JPS5691465A (en) | 1981-07-24 |
| JPS5928060B2 true JPS5928060B2 (ja) | 1984-07-10 |
Family
ID=15879233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54169042A Expired JPS5928060B2 (ja) | 1979-12-25 | 1979-12-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928060B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143567A (ja) * | 1982-02-22 | 1983-08-26 | Nippon Denso Co Ltd | 半導体ｒｏｍの製造方法 |
-
1979
- 1979-12-25 JP JP54169042A patent/JPS5928060B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5691465A (en) | 1981-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4561004A (en) | High density, electrically erasable, floating gate memory cell | |
| JP3317459B2 (ja) | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、この記憶装置の駆動方法、ならびにこの記憶素子の製造方法 | |
| US4129936A (en) | Method for manufacturing monolithic semiconductor mask programmable ROM's | |
| US4059826A (en) | Semiconductor memory array with field effect transistors programmable by alteration of threshold voltage | |
| JPH02177199A (ja) | Ｎａｎｄセルを持つ電気的に消去及びプログラム可能な半導体メモリ装置及びその装置における消去方法及びプログラム方法 | |
| JPS6318865B2 (ja) | ||
| JPH07120719B2 (ja) | 半導体記憶装置 | |
| US5293336A (en) | Semiconductor memory device and method for manufacturing the same | |
| US4294001A (en) | Method of making implant programmable metal gate MOS read only memory | |
| JPH0222546B2 (ja) | ||
| US5172198A (en) | MOS type semiconductor device | |
| KR100275193B1 (ko) | 반도체기억장치 | |
| US6150198A (en) | Method of fabricating semiconductor read-only memory device with reduced parastic capacitance between bit line and word line | |
| US6611459B2 (en) | Non-volatile semiconductor memory device | |
| US4208726A (en) | Programming of semiconductor read only memory | |
| EP0015676A1 (en) | A read only memory | |
| JPS5928060B2 (ja) | 半導体記憶装置 | |
| JP3210373B2 (ja) | 不揮発性半導体記憶装置 | |
| US5835398A (en) | Flat NOR type mask ROM having off-cells disposed at every predetermined number of memory cells | |
| JP3226589B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH05218328A (ja) | Ｎａｎｄ型マスクｒｏｍ | |
| KR0176176B1 (ko) | Nand형 비휘발성 메모리 소자 및 그 제조방법 | |
| JP3526997B2 (ja) | マスクｒｏｍ | |
| JP2810708B2 (ja) | 電気的消去・書込み可能な読取専用メモリ（ｒｏｍ）用セル並びにその製法 | |
| JP3405567B2 (ja) | 不揮発性半導体記憶装置 |