JPS59100562A - 読み出し専用半導体記憶装置の製造方法 - Google Patents
読み出し専用半導体記憶装置の製造方法Info
- Publication number
- JPS59100562A JPS59100562A JP57211601A JP21160182A JPS59100562A JP S59100562 A JPS59100562 A JP S59100562A JP 57211601 A JP57211601 A JP 57211601A JP 21160182 A JP21160182 A JP 21160182A JP S59100562 A JPS59100562 A JP S59100562A
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- Japan
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- diffusion
- mask
- gate
- gate electrode
- memory
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は２種類のＭＯ８形電界効果トランジスタ（以
下１’−ＭＯ８ＦＥＴＪという。）をそれぞれＩＩ Ｉ
ＩＩ。
下１’−ＭＯ８ＦＥＴＪという。）をそれぞれＩＩ Ｉ
ＩＩ。
１１（）ＩＩの情報に対応する記憶素子とする読み出し
専用半導体記憶装置（以下「ＲＯＭＪという。）の上記
記憶素子の製造方法に関するものである。
専用半導体記憶装置（以下「ＲＯＭＪという。）の上記
記憶素子の製造方法に関するものである。
第１図は従来のＲＯＭの一例をその要部のみを示す回路
図で、（１） 、 （２）はメモリアレイを構成するメ
モリバンク、（３） 、（４）はそれぞれメモリバンク
（１）。
図で、（１） 、 （２）はメモリアレイを構成するメ
モリバンク、（３） 、（４）はそれぞれメモリバンク
（１）。
（２）の４ビツト線容量、（５）はビット線の充電回路
、（６）は読み出し回路、（１すＩ （１２１１＋＋３
） ｊ （＋４＋はメモリバンク（１）を構成するメモ
リＭＯ３ＦＥＴ、■υ、＠、脅、（ハ）はメモリバンク
（２）を構成するメモリＭＯ８ＦＥＴ。
、（６）は読み出し回路、（１すＩ （１２１１＋＋３
） ｊ （＋４＋はメモリバンク（１）を構成するメモ
リＭＯ３ＦＥＴ、■υ、＠、脅、（ハ）はメモリバンク
（２）を構成するメモリＭＯ８ＦＥＴ。
（７１） 、（７２） 、（７３）、（’７４） ｉ−
４それぞれメモリＭＯ８ＦＥＴ（１１）。
４それぞれメモリＭＯ８ＦＥＴ（１１）。
［１２ｊ ｈ 霞＋０４）のゲートに接続式れたメモリ
選択信号端子、（ｓｌ）、（ａｚ）、（８３）、（ｓ４
）はそれぞれメモリＭＯ８ＦＥＴＶυ、（４）、（ハ）
、□□□のゲートに接続されたメモリ選択信号端子であ
る。そして、この例ではメモリＭＯ８Ｆ Ｅ Ｔ （１
２ｊ 、（ＩＱおよび嗅がデプレッション形で、他はす
べてエン・・ンスメント形である。なお、以下の動作説
明はメモ！ｊＭＯ８ＦＥＴはすべてｎチャネルＭＯ８Ｆ
ＥＴである場合について述べる。
選択信号端子、（ｓｌ）、（ａｚ）、（８３）、（ｓ４
）はそれぞれメモリＭＯ８ＦＥＴＶυ、（４）、（ハ）
、□□□のゲートに接続されたメモリ選択信号端子であ
る。そして、この例ではメモリＭＯ８Ｆ Ｅ Ｔ （１
２ｊ 、（ＩＱおよび嗅がデプレッション形で、他はす
べてエン・・ンスメント形である。なお、以下の動作説
明はメモ！ｊＭＯ８ＦＥＴはすべてｎチャネルＭＯ８Ｆ
ＥＴである場合について述べる。
１ず、メモリ選択信号端子（ｙｌ）、（ｓｌ）を低レベ
ル（ＩＩ Ｌ ＩＩ ）とし、他のすべてのメモリ選択
信号端子を烏レベル（ｌｌｕｌｌ） Ｋする。そして充
電回路（５）によってビット線容量（３） 、 （４）
′（ｉｌ−充電する。この場合はＩＩＬＩ＋信号がゲ
ートに供給されるメモリｎｏｓＦＥＴ（＋す、（２υは
いずれもエン／・ンスメント形であるのでオフ状態にめ
り、これ以外のメモリＭＯ３ＦＥＴがゲートにＩＩＨＩ
Ｉ信号を供給されてすべてオン状態にあっても、ビット
線容量（３） 、 （４）の充電電荷は放電されず、読
み出し回路（６）は両メモリバンク（１） 、 （２）
ともにＩＩＨＩ＋電位を検出する。
ル（ＩＩ Ｌ ＩＩ ）とし、他のすべてのメモリ選択
信号端子を烏レベル（ｌｌｕｌｌ） Ｋする。そして充
電回路（５）によってビット線容量（３） 、 （４）
′（ｉｌ−充電する。この場合はＩＩＬＩ＋信号がゲ
ートに供給されるメモリｎｏｓＦＥＴ（＋す、（２υは
いずれもエン／・ンスメント形であるのでオフ状態にめ
り、これ以外のメモリＭＯ３ＦＥＴがゲートにＩＩＨＩ
Ｉ信号を供給されてすべてオン状態にあっても、ビット
線容量（３） 、 （４）の充電電荷は放電されず、読
み出し回路（６）は両メモリバンク（１） 、 （２）
ともにＩＩＨＩ＋電位を検出する。
次に、メモリ選択信号端子（７２）Ｉ（８２）を１１Ｌ
１１とし、他のすべてのメモリ選択信号端子を１１ｇ１
＋にする。
１１とし、他のすべてのメモリ選択信号端子を１１ｇ１
＋にする。
そしてビット線容量（３） 、 （４）を充電する。こ
の場合ゲートにＩＩＬ１１信号が供給されるメモリＭＯ
８ＦＥＴＩＪ２Ｊはデプレッション形であ）、メモリＭ
Ｏ８］ｌｉ’ＥＴ（イ）はエンハンスメント形であるの
で、メモ！ｊＭＯ８ＦＥＴ（１々はオン状態、メモ！／
ＭＯＳＦＥＴに）はオフ状態にアシ、これ以外のメモ
リＭＯ８ＦＥＴはゲートにＩＩＨＩＩ信号が供給されて
オン状態にあるから、ビット線容量（４）の光電電荷は
放電きれずに１読み出し回路（６）はメモリバンク（２
）についてＩＩ Ｈ１１電位を検出する。しかし、メモ
リバンク（１）のメモリＭＯ８ＦＥＴはすべてオン状態
となるので、ビット線容址（３）の充電電荷は放電して
消失し、読み出し回路（６）はメモリバンク（１）につ
いてはＩＩＬＩＩ電位を検出する０ 以下、同様処してエンハンスメント形メモリＭＯ８Ｆ’
ＥＴを選択すればＩＩＨＩＩ電位が、デグレッシみ出さ
れそれぞれ情報１１１１１ 、 ＩＩＱｌｌに対応爆ぜ
ればＲＯＭの動作をすることは理触できよう。
の場合ゲートにＩＩＬ１１信号が供給されるメモリＭＯ
８ＦＥＴＩＪ２Ｊはデプレッション形であ）、メモリＭ
Ｏ８］ｌｉ’ＥＴ（イ）はエンハンスメント形であるの
で、メモ！ｊＭＯ８ＦＥＴ（１々はオン状態、メモ！／
ＭＯＳＦＥＴに）はオフ状態にアシ、これ以外のメモ
リＭＯ８ＦＥＴはゲートにＩＩＨＩＩ信号が供給されて
オン状態にあるから、ビット線容量（４）の光電電荷は
放電きれずに１読み出し回路（６）はメモリバンク（２
）についてＩＩ Ｈ１１電位を検出する。しかし、メモ
リバンク（１）のメモリＭＯ８ＦＥＴはすべてオン状態
となるので、ビット線容址（３）の充電電荷は放電して
消失し、読み出し回路（６）はメモリバンク（１）につ
いてはＩＩＬＩＩ電位を検出する０ 以下、同様処してエンハンスメント形メモリＭＯ８Ｆ’
ＥＴを選択すればＩＩＨＩＩ電位が、デグレッシみ出さ
れそれぞれ情報１１１１１ 、 ＩＩＱｌｌに対応爆ぜ
ればＲＯＭの動作をすることは理触できよう。
従来のＲＯＭは以上のよう々構成であり、高速動作の１
−１０ Ｍを得るためには、デプレッション形メモリＭ
Ｏ３ＦＥＴのゲート電圧＋１Ｌ１１のときのオン抵抗を
十分下け、ビット線容量の放電時間を短くする必要があ
る。従って、メモリＭＯ８ＦＥＴのデプレッション形の
もののチャネル領域へのイオン注入は、周辺論理回路に
おけるデプレッション形Ｍ ＯＳ Ｆ Ｅ Ｔへのイオ
ン注入とは別の工程で行なう必要があり、工程数が増大
するという欠点があり、兜に、このチャネルドープ作業
が終了してからゲート形成をする必要があるので、製造
工期が長くなるという欠点もあった。
−１０ Ｍを得るためには、デプレッション形メモリＭ
Ｏ３ＦＥＴのゲート電圧＋１Ｌ１１のときのオン抵抗を
十分下け、ビット線容量の放電時間を短くする必要があ
る。従って、メモリＭＯ８ＦＥＴのデプレッション形の
もののチャネル領域へのイオン注入は、周辺論理回路に
おけるデプレッション形Ｍ ＯＳ Ｆ Ｅ Ｔへのイオ
ン注入とは別の工程で行なう必要があり、工程数が増大
するという欠点があり、兜に、このチャネルドープ作業
が終了してからゲート形成をする必要があるので、製造
工期が長くなるという欠点もあった。
この発明は以上のような点に鑑み１なでれたもので、Ｍ
Ｏ８ＦＢ’Ｆのソース轡ドレイン領域の形成に一収に用
いられている二重拡散の態様を少し質化沁せるだけで、
テヤネルドーブ工程なくてデプレッション形ＭＯ８ＦＥ
Ｔの特性を実現することによって、工程数の減少と、メ
モリの書き込み忙相当スるエン−・ンスメント／デプレ
ッションの配置形成の工程を従来より後の工程で可能と
して製造工期の短縮とが可能なＲＯＭの製造方法を提供
するものである。
Ｏ８ＦＢ’Ｆのソース轡ドレイン領域の形成に一収に用
いられている二重拡散の態様を少し質化沁せるだけで、
テヤネルドーブ工程なくてデプレッション形ＭＯ８ＦＥ
Ｔの特性を実現することによって、工程数の減少と、メ
モリの書き込み忙相当スるエン−・ンスメント／デプレ
ッションの配置形成の工程を従来より後の工程で可能と
して製造工期の短縮とが可能なＲＯＭの製造方法を提供
するものである。
第２図はこの発明によって得られたＲＯＭの一例を示す
回路図で、第１図の従来例と同一符号は同等部分を示し
、その説明は省略する。この第２図のＲＯＭは第１図の
従来例と同一記憶内容を有する場合について説明する。
回路図で、第１図の従来例と同一符号は同等部分を示し
、その説明は省略する。この第２図のＲＯＭは第１図の
従来例と同一記憶内容を有する場合について説明する。
すなわち、第２図のメモリＭ ＯＳ Ｆ Ｅ Ｔ （１
２ａ）、（１４ａ）、（２３ａ）はソース［相］ ドレ
インの形成に′ｅ＃ｃい拡散を用い、ここで使用するゲ
ート電圧範囲で常時オン状態にあるＭ ＯＳＦ Ｅ Ｔ
Ｎその他のＭＯＳＦＥＴ（Ｉす、賭、■υ、（２）、
□はソース・ドレインの形成に浅い拡散を用いた通常の
エンハンスメント形ＭＣｌＦＥＴである。従って、第２
図のＲＯＭのデータ読み出し動作／ｆｉ第１図の揚台と
全く同一である。
２ａ）、（１４ａ）、（２３ａ）はソース［相］ ドレ
インの形成に′ｅ＃ｃい拡散を用い、ここで使用するゲ
ート電圧範囲で常時オン状態にあるＭ ＯＳＦ Ｅ Ｔ
Ｎその他のＭＯＳＦＥＴ（Ｉす、賭、■υ、（２）、
□はソース・ドレインの形成に浅い拡散を用いた通常の
エンハンスメント形ＭＣｌＦＥＴである。従って、第２
図のＲＯＭのデータ読み出し動作／ｆｉ第１図の揚台と
全く同一である。
第３図はこの発明の方法で得られるデプレッション形特
性を示すＭＯＳＦＥＴの断面図で、（ｌＯｌ）は半導体
基板、（１０２）はソース拡散層、（１０３）はドレイ
ン拡散層、（１０４）はゲート酸化膜、（ｌＯ５）はゲ
ート電極である。このＭＯＳＦＥＴではゲート長１．。
性を示すＭＯＳＦＥＴの断面図で、（ｌＯｌ）は半導体
基板、（１０２）はソース拡散層、（１０３）はドレイ
ン拡散層、（１０４）はゲート酸化膜、（ｌＯ５）はゲ
ート電極である。このＭＯＳＦＥＴではゲート長１．。
のゲート電極（ユ０５）自体をマスクとして深芒り、の
深いソース拡散層（１０２）およびドレイン拡散層（１
Ｏ３）を形成する。このとき、拡散深さが深いので、横
方向の拡散広がりＡｄが大きく、実効ゲート長り。Ｆ、
が極めて小さくなり、ソース・ドレイン′「４イ圧でバ
ンチスルーを起こし、常時オン状態を示す。第４図はそ
のソース・ドレイン電圧／電流特性を示し、ゲート電圧
ＯＶでも、小きい■ＢＲでブレークダウンをする。
深いソース拡散層（１０２）およびドレイン拡散層（１
Ｏ３）を形成する。このとき、拡散深さが深いので、横
方向の拡散広がりＡｄが大きく、実効ゲート長り。Ｆ、
が極めて小さくなり、ソース・ドレイン′「４イ圧でバ
ンチスルーを起こし、常時オン状態を示す。第４図はそ
のソース・ドレイン電圧／電流特性を示し、ゲート電圧
ＯＶでも、小きい■ＢＲでブレークダウンをする。
第５図は従来のものと同様のエン／・ンスメントＭＯ８
ＦＥＴ （例えばＭＯＳＦＥＴ（＋１））の断面図で、
まずゲート長り。のゲート電極（１０５）をマスクとし
て第１段階の拡散を施して深さＤｄａの浅い拡散層を形
成する。このと＠は拡散深さが浅いので横方向の拡散広
がり札は小さく、実効ゲー） ＊Ｌｏ、は充分大きく、
通常のエンハンスメント形ＭＯ８ＦＥＴとなり、第６図
に示す特性のように、ゲート電圧ＯＶではブレークダウ
ン電圧■ＢＲは電源電圧より大きくなシ、オフ状態を示
す。ソース層（１０２ａ）およびドレイン層（１０３ａ
）の抵抗値を下げるために、上述の拡散の他に第２段階
の拡散としてゲート電極より大きいマスク（図示せず）
にして深さＤｄの拡散をしてソース層（１０２ａ） 、
ドレインＭ（１０３ａ）を完成する。
ＦＥＴ （例えばＭＯＳＦＥＴ（＋１））の断面図で、
まずゲート長り。のゲート電極（１０５）をマスクとし
て第１段階の拡散を施して深さＤｄａの浅い拡散層を形
成する。このと＠は拡散深さが浅いので横方向の拡散広
がり札は小さく、実効ゲー） ＊Ｌｏ、は充分大きく、
通常のエンハンスメント形ＭＯ８ＦＥＴとなり、第６図
に示す特性のように、ゲート電圧ＯＶではブレークダウ
ン電圧■ＢＲは電源電圧より大きくなシ、オフ状態を示
す。ソース層（１０２ａ）およびドレイン層（１０３ａ
）の抵抗値を下げるために、上述の拡散の他に第２段階
の拡散としてゲート電極より大きいマスク（図示せず）
にして深さＤｄの拡散をしてソース層（１０２ａ） 、
ドレインＭ（１０３ａ）を完成する。
この発明ではエンハンスメント形メモリＭＯ８ＦＥＴと
しては第５図に示すような実効ゲート長ＬＧＩｉ、の大
キいものを、デプレッション形メモ１７Ｍ０８ＦＥＴと
してｔ／′ｉ第３図に示すような実効ゲート長り。８の
小さいものを用いるようにするものである。すなわち、
まず、すべてのメモリｙｔｏｓＦｚＴＫつぃてゲート電
極を形成後、このゲート電極をマスクとして浅い拡散を
施して、第５図の第１段階の拡散工程までを進めておく
。それ以後は具体的注文要求の記憶（永久書き込み）情
報パターンに応じてエンハンスメント形トスへきＭＯ８
ＦＥＴＫｒ／′ｉｔｇ５図のようにゲート電極より大き
いマスクを用いて、また、デプレッション形とすべきＭ
ＯＳＦＥＴには第３図に示すようにゲート電極をそのま
まマスクとして再度拡散を施すことによって所望の目的
を謹成できる。
しては第５図に示すような実効ゲート長ＬＧＩｉ、の大
キいものを、デプレッション形メモ１７Ｍ０８ＦＥＴと
してｔ／′ｉ第３図に示すような実効ゲート長り。８の
小さいものを用いるようにするものである。すなわち、
まず、すべてのメモリｙｔｏｓＦｚＴＫつぃてゲート電
極を形成後、このゲート電極をマスクとして浅い拡散を
施して、第５図の第１段階の拡散工程までを進めておく
。それ以後は具体的注文要求の記憶（永久書き込み）情
報パターンに応じてエンハンスメント形トスへきＭＯ８
ＦＥＴＫｒ／′ｉｔｇ５図のようにゲート電極より大き
いマスクを用いて、また、デプレッション形とすべきＭ
ＯＳＦＥＴには第３図に示すようにゲート電極をそのま
まマスクとして再度拡散を施すことによって所望の目的
を謹成できる。
以上説明したように、この発明では従来から行なわれて
いる二重拡散工程の第１段階の浅め拡散はすべての記憶
素子につめて共通に施しておいて、＠２段階の深い拡散
に用いるマスクを変えるのみで所望の特性のメモ１７Ｍ
Ｏ８ＦＥＴアレイを形成でき、従来のデプレッション形
ＭＯ８ＦＥＴに対して行なっていたチャネルドープの工
程は不用となり、ＲＯＭとしての記憶情報の賦与工程が
最終工程でよいので、工程の簡素化と、受注後の工期短
縮とが可能である。
いる二重拡散工程の第１段階の浅め拡散はすべての記憶
素子につめて共通に施しておいて、＠２段階の深い拡散
に用いるマスクを変えるのみで所望の特性のメモ１７Ｍ
Ｏ８ＦＥＴアレイを形成でき、従来のデプレッション形
ＭＯ８ＦＥＴに対して行なっていたチャネルドープの工
程は不用となり、ＲＯＭとしての記憶情報の賦与工程が
最終工程でよいので、工程の簡素化と、受注後の工期短
縮とが可能である。
第１図は従来のＲＯＭの一例をその要部のみを示す回路
図、第２図はこの発明によって得られたＲＯＭの一例を
その要部のみを示す回路図、第３図はこの発明の方法で
得られるデプレッション形特性を示すＭＯＳＦＥＴの断
面図、第４図はそのソース・ドレイン電圧／電流特性図
、第５図は従来のものと同様のエンハンスメントＭＯ８
ＦＥＴの断面図、第６図はそのソース・ドレイン電圧／
電流特性図である。 図において、（ｌｌ） ｓ （’３）ｐ Ｇ’） ｐ
＠ｓ（ハ）はエン−・ンスメント ＭＯ８ＦＦ’［’
（第 １ ｒｍ の ＭＯ８ＦＥ’Ｉ’） 、 （
１２ａ） 、（４４ａ）ｔ（２Ｓａ）はデプレッション
形特性のＭＯＳＦＥＴ （第２柚のＭＯＳＦＥＴ）、（
１０１）は半導体基板、（１０２）。 （１０２ａ）はソース層、（１０３） 、 （１０３ａ
）はドレイン層、（１０４）はゲート絶縁膜、（１０５
）はゲート電極であるＯ なお、図中同一符号は同一または相当部分を示す。 代理人 為野信−（外１名） 第１図 ９ 第２図 第３図 第す図 第４図 第６図 −ｖＢＲ１
図、第２図はこの発明によって得られたＲＯＭの一例を
その要部のみを示す回路図、第３図はこの発明の方法で
得られるデプレッション形特性を示すＭＯＳＦＥＴの断
面図、第４図はそのソース・ドレイン電圧／電流特性図
、第５図は従来のものと同様のエンハンスメントＭＯ８
ＦＥＴの断面図、第６図はそのソース・ドレイン電圧／
電流特性図である。 図において、（ｌｌ） ｓ （’３）ｐ Ｇ’） ｐ
＠ｓ（ハ）はエン−・ンスメント ＭＯ８ＦＦ’［’
（第 １ ｒｍ の ＭＯ８ＦＥ’Ｉ’） 、 （
１２ａ） 、（４４ａ）ｔ（２Ｓａ）はデプレッション
形特性のＭＯＳＦＥＴ （第２柚のＭＯＳＦＥＴ）、（
１０１）は半導体基板、（１０２）。 （１０２ａ）はソース層、（１０３） 、 （１０３ａ
）はドレイン層、（１０４）はゲート絶縁膜、（１０５
）はゲート電極であるＯ なお、図中同一符号は同一または相当部分を示す。 代理人 為野信−（外１名） 第１図 ９ 第２図 第３図 第す図 第４図 第６図 −ｖＢＲ１
Claims (1)
- （１）絶対値の大きい第１のゲート電圧では導通し絶対
値の小はい第２のゲート電圧では遮断状態にある第１種
のＭＯ８’？＠界効果トランジスタと、上記第１のゲー
ト電圧でも上記第２のゲート電圧でも導通ずる第２種の
ＭＯ３電界効果形トランジスタとをそれぞれ２通年位情
報の一方と他方とに対応する記憶素子とする読み出し専
用半導体記憶装置の製造方法において、半導体基板上に
すべての記憶素子についてゲート絶縁膜およびゲート電
極を形成し、このゲート電極をマスクとして浅い不純物
拡散を施してソース層およびドレイン層の第１段階の拡
散層を形成する第１の工程、及び上記第１の工程を経た
上記半導体基板に対して、上記第１裡の電界効果トラン
ジスタとすべき記憶素子忙ついては上記ゲート電極より
ゲート艮方向の幅の広いマスクを介して、また、上記第
２種の電界効果トランジスタとすべき記憶素子について
は上記ゲート電極自体をマスクとして深い不純物拡散を
施して上記ソース層およびドレイン層を完成させ、当該
拡散時の横方向の拡散効果を利用してそれぞれ所望の特
性をもたせる第２の工程を備えたことを特徴とする読み
出し専用半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211601A JPS59100562A (ja) | 1982-11-30 | 1982-11-30 | 読み出し専用半導体記憶装置の製造方法 |
| US06/556,387 US4639892A (en) | 1982-11-30 | 1983-11-30 | Semiconductor read-only memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211601A JPS59100562A (ja) | 1982-11-30 | 1982-11-30 | 読み出し専用半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59100562A true JPS59100562A (ja) | 1984-06-09 |
Family
ID=16608461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57211601A Pending JPS59100562A (ja) | 1982-11-30 | 1982-11-30 | 読み出し専用半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4639892A (ja) |
| JP (1) | JPS59100562A (ja) |
Cited By (2)
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| JPH08125034A (ja) * | 1993-12-03 | 1996-05-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| WO2002021234A2 (en) | 2000-09-06 | 2002-03-14 | Infineon Technologies Ag | Bist for parallel testing of on-chip memory |
| US6853597B2 (en) * | 2001-10-03 | 2005-02-08 | Infineon Technologies Aktiengesellschaft | Integrated circuits with parallel self-testing |
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Also Published As
| Publication number | Publication date |
|---|---|
| US4639892A (en) | 1987-01-27 |
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