KR0147592B1 - 마스크-롬의 제조방법 - Google Patents

마스크-롬의 제조방법

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KR0147592B1
KR0147592B1 KR1019940014657A KR19940014657A KR0147592B1 KR 0147592 B1 KR0147592 B1 KR 0147592B1 KR 1019940014657 A KR1019940014657 A KR 1019940014657A KR 19940014657 A KR19940014657 A KR 19940014657A KR 0147592 B1 KR0147592 B1 KR 0147592B1
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김광호
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Abstract

온 셀 트랜지스터의 N+층과 N+층 사이의 길이가 오프 셀 트랜지스터의 N+층과 N+층 사이의 길이 보다 짧은 마스크-롬의 제조방법에 대해 기재되어 있다. 이는 게이트전극의 측벽에 스페이서를 형성하는 제1공정, 온 셀의 게이트전극 측벽에 있는 상기 스페이서를 제거하는 제2공정 및 결과물 전면에 불순물을 도우프하는 제3공정을 포함하는 것을 특징으로 한다. 따라서, 셀 전류를 증가시킬 수 있을 뿐만아니라 공정도 단순화시킬 수 있고, 고집적화에 유리하다.

Description

마스크-롬의 제조방법
제1도는 일반적인 NAND형 마스크-롬(Mask-ROM)의 등가 회로도이다.
제2도는 종래의 NAND형 마스크-롬의 셀 어레이를 도시한 레이아웃도이다.
제3a도 내지 제3e도는 상기 제2도의 III-III선을 잘라 본 단면도들이다.
제4도는 본 발명에 의한 NAND형 마스크-롬의 셀 어레이를 도시한 레이아웃도이다.
제5a도 및 제5b도는 본 발명의 일 실시예에 의해 제조된 온 셀 및 오프 셀을 도시한 단면도들이다.
제6a도 내지 제6b도는 본 발명의 제1실시예를 설명하기 위해 도시된 단면도들로서, 상기 제4도의 V-V선을 잘라 본 것이다.
제7a도 내지 제7d도는 본 발명의 제2실시예를 설명하기 위해 도시된 단면도들로서, 상기 제6a도 내지 제6e도와 동일 부분을 잘라 본 것이다.
제8a도 내지 제8c도는 본 발명의 제3실시예를 설명하기 위해 도시된 단면도들로서, 상기 제6a도 내지 제6e도와 동일 부분을 잘라 본 것이다.
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로서, 특히 온(on) 셀 트랜지스터의 고농도의 불순물층(본 발명에서는 'N+층'으로 표현) 사이의 길이가 오프(off) 셀 트랜지스터의 고농도 불순물층 사이의 길이 보다 더 짧은 마스크-롬의 제조방법에 관한 것이다.
마스크-롬은 크게 NOR형과 NAND형으로 분류된다. NOR형의 경우, 셀 전류를 증가시킬 수 있는 장점이 있으나, 칩(chip) 크기가 커지고 공정이 상대적으로 복잡해져, 최근에는 주로 NAND형이 채택되어지고 있다.
이 NAND형은 비트선과 접지전압단자 사이에 다수의 증가형 트랜지스터(Enhancement Tr.)와 공핍형 트랜지스터(Depletion Tr.)가 직렬접속된 구조를 가지며, 이러한 1 그룹(group)의 셀들을 1 스트링(String)으로 정의한다.
제1도는 일반적인 NAND형 마스크-롬(Mask-ROM)의 등가 회로도를 도시한 것이다.
제1도에 도시한 바와 같이, 통상적인 NAND형 마스크-롬은 제1 및 제2스트링 선택라인(String select line; S1 및 S2)을 그 게이트전극으로 하는 복수개의 스트링 선택 셀 트랜지스터(M1과 M3; M2와 M4)와 복수개의 셀 트랜지스터(M5, M7,...MN-1; M6, M8,...MN)가 직렬로 연결되어 각각 제1 및 제2의 스트링 라인(R1; R2)을 이루고, 상기 제1 및 제2의 스트링 라인이 비트라인(B/L)에 병렬로 연결되어 메모리 셀 어레이의 기본 단위를 이루고 있다.
이때, 하나의 스트링 라인 내에는 다수의 증가형 셀 트랜지스터들과 공핍형 셀 트랜지스터들이 불순물층을 통하여 직렬 접속된 구조를 가진다. 제1도에 있어서, 점선으로 표시되고 'D'라는 도면부호가 첨가된 셀 트랜지스터는 공핍형 셀 트랜지스터이고, 그 나머지의 트랜지스터는 증가형 셀 트랜지스터이다.
상기 등가 회로도와 같은 마스크-롬의 동작을 살펴보면,
첫째, 대기 동작(Stand-by)시에는, 스트링 선택라인(S1, S2)에는 0V, 워드라인(W/L1, W/L2,...W/LN)에는 공통 전압원인 VCC가 공급되어 비트라인은 플로팅(floating)된다.
둘째, 리드모드(Read Mode) 동작 시에는, 제1스트링 선택라인(S1)에는 0V(또는 VCC), 제2스트링 선택라인(S2)에는 VCC(또는 0V)가 공급되어 제1스트링 라인(R1)(또는 제2스트링 라인(R2))을 선택한다. 그 후, 선택된 스트링 라인을 구성하는 셀 트랜지스터들 중 비선택된 셀 트랜지스터들은 모두 턴-온시키고, 선택된 트랜지스터의 게이트전극에는 0V를 인가하여, 이 선택된 트랜지스터가 증가형 셀 트랜지스터인지 공핍형 셀 트랜지스터인지를 인지함으로써 메모리 셀에 저장된 데이터를 독출한다.
NAND형 마스크-롬은 NOR형에 비해 공정이 간단하고, 칩 크기의 증가를 억제시킬 수 있는 장점을 갖고 있으나, 점차로 고집적화되어 갈수록 활성영역의 축소로 인한 셀 전류의 감소가 큰 문제로 부각되고 있다.
이러한 셀 전류의 감소는 온 셀(on-cell) 리드(read) 시오동작을 일으키기 때문에, 셀 전류를 증가시키기 위한 여러 가지 셀 구조 및 셀 프로그램 방법에 대한 연구가 진행되고 있다.
최근에는, 모든 셀 트랜지스터의 초기상태를 공핍형 트랜지스터로 만든 후, 프로그램 셀 포토(program cell photo)에 의해 선택적으로 증가형 셀 트랜지스터를 형성시키는 보론(B) AGP(After Gate Program)공정이 주로 사용되어지고 있다.
제2도는 종래의 NAND형 마스크-롬의 셀 어레이를 도시한 레이아웃도로서, 언급한 보론 AGP공정을 실시하기 위한 것이다.
상기 제2도에 있어서, 일점쇄선으로 한정된 영역은 활성영역 형성을 위한 마스크패턴(10)이고, 긴 점선으로 한정된 영역들은 각각 워드라인 형성을 위한 마스크패턴들(18 내지 29)이며, 실선으로 한정된 영역은 공핍형 트랜지스터의 채널영역 형성을 위한 마스크패턴(30)이고, 짧은 점선으로 한정된 영역은 프로그램 셀 포토 형성을 위한 마스크패턴(32)이며, 그 내부에 엇갈린 사선이 그어진 영역은 접촉창 형성을 위한 마스크패턴(34)이고, 이점쇄선으로 한정된 영역은 금속배선 형성을 위한 마스크패턴(36)이다.
제3a도 내지 제3e도는 종래 방법에 의한 NAND형 마스크-롬의 제조를 설명하기 위해 도시된 단면도들로서, 상기 제2도의 III-II선을 잘라 본 것이다.
제3a도는 참조하면, 상기 마스크패턴(10)에 의해 활성영역 및 비활성영역으로 구분되어진 P형 반도체기판(40)(상기 제3a도의 단면은 활성영역만을 도시하였다)상에, 상기 마스크패턴(30)을 이용하여 공핍형 트랜지스터의 채널영역을 형성하기 위한 포토레지스트 패턴(42)을 형성한 후, 이를 이온주입에 대한 마스크로 이용하여 결과물 전면에, 예컨대 아세닉(Asenic) 이온을 50KeV∼120KeV의 에너지와, 5.0×1012이온/㎠∼9.0×1012이온/㎠의 도우즈(dose)로 이온주입(1)하여 상기 반도체기판의 표면 부근에 채널영역(44)을 형성한다.
제3b도를 참조하면, 상기 마스크패턴(도2의 18 내지 29)을 이용한 사진식각 공정을 행하여, 게이트산화막(46)을 게재한 게이트전극, 즉 워드라인(W/L1 내지 W/LN) 및 스트링 선택라인(S/L1 및 S/L2)을 형성한다. 결과물 전면에, 예컨대 인(phosporous)이온을 40KeV∼70KeV의 에너지와, 1.5×1013이온/㎠∼3.5×1013이온/㎠의 도우즈(dose)로 이온주입(2)하여 셀 트랜지스터의 소오스/드레인 불순물확산층(48)을 형성한다.
제3c도를 참조하면, 결과물의 전면에 산화막을 증착한 후, 이를 이방성식각하여 상기 워드라인 및 스트링 선택라인의 측벽에 스페이서(60)을 형성한다. 계속해서, 예컨대 아세닉 이온을 40KeV∼70KeV의 에너지와, 3.0×1015이온/㎠∼6.0×1015이온/㎠의 도우즈(dose)로 이온주입(3)하여 상기 불순물확산층을 LDD(Lightly Doped Drain)구조(49)로 바꾼다.
제3d도를 참조하면, 제2도의 상기 마스크패턴(32)을 이용하여 형성된 프로그램 셀 포토(62)로 오프-셀 트랜지스터만을 노출시킨 후, 예컨대 보론 이온을 120KeV∼180KeV의 에너지와, 2.0×1013이온/㎠∼3.0×1013이온/㎠의 도우즈(dose)로 상기 오프-셀 트랜지스터의 게이트전극(제3d도에서는 W/L2 및 W/LN)을 통과하여 채널영역에 주입(4)시킴으로써, 증가형 트랜지스터로 된 오프-셀과 공핍형 트랜지스터로 된 온-셀을 각각 형성한다.
제3e도를 참조하면, 결과물의 전면에 산화막(64)을 형성하고, 제2도의 상기 마스크패턴(34)를 이용한 사진식각을 행하여 접촉창을 형성한다. 금속배선(66)은 상기 접촉창이 형성되어 있는 결과물 전면에, 예컨대 알루미늄과 같은 도전물질을 증착한 후, 제2도의 상기 마스크패턴(36)을 이용한 사진식각을 행하여 형성한다.
상술한 종래 방법에 의한 마스크-롬의 제조방법에 의하면, 모든 셀 트랜지스터의 초기상태를 공핍형 트랜지스터로 만든 후(제3a도 참조), 오프-셀이 될 부분만 그 게이트전극을 관통하도록 보론 이온을 주입하여 증가형 트랜지스터로 만든다(제3d도 참조).
그러나, 상기와 같은 공정에 의해 만들어진 마스크-롬은,
첫째, 증가형 트랜지스터를 형성하기 위해 보론 이온을 주입하는 상기 공정에 의해, 반도체기판을 활성영역 및 비활성영역으로 구분하는 필드산화막의 채널 스토퍼층(channel stopper layer)이 확산된다. 이는, 보론 이온을 게이트전극을 통과하여 채널영역으로 주입하기 위해서는 큰 에너지가 필요하기 때문인데, 이 주입에너지에 의해 필드산화막 하부에 형성되어 있던 채널 스토퍼층이 활성영역으로 확산하게 되어 활성영역의 유효면적을 줄인다.
둘째, 상기 보론 이온주입에 의한 높은 문턱전압(Vth)으로 인하여 활성영역의 저항을 높이게 됨으로써 셀 전류를 감소시킨다는 문제점이 발생하였고, 이러한 문제는 마스크-롬의 집적도가 증가할수록 더 심각해진다.
따라서, 증가형 트랜지스터 및 공핍형 트랜지스터를 형성하기 위해, 셀 트랜지스터의 게이트전극을 통과하여 이온주입을 하는 종래 마스크-롬 제조방법을 개선할 필요성이 높아졌다.
이와 같은 측면에서, 온 셀 트랜지스터의 채널길이를 오프 셀 트랜지스터의 채널길이 보다 짧게 형성시킴으로써, 온 셀 트랜지스터의 펀치-쓰루우(punch-through)를 유발시키는 프로그램 방식이 소개된 바 있다(미국 특허번호 제4,639,892호 참조).
이 방식에서는, 온 셀 트랜지스터의 채널은 통상의 방법대로 게이트전극의 폭과 일치하도록 형성하고, 오프 셀 트랜지스터의 채널은 오프 셀 트랜지스터의 게이트전극 상에 이 게이트전극의 폭 보다 더 큰 마스크를 형성한 후, 이 마스크를 이온주입에 대한 마스크로 이용하여 고에너지로 불순물이온을 주입하는 공정을 행함으로써, 온 셀 트랜지스터의 채널길이 보다 더 크게 형성하였다.
그러나, 상술한 미국특허 제4,639,892호에 기재된 발명은, 오프 셀 트랜지스터의 채널을 형성하기 위해서는, 포토레지스트를 이용한 사진공정을 진행해야 하는데, 이러한 사진 공정은 채널길이가 2㎛이상일 때 유용하다. 왜냐하면, 채널길이가 2㎛보다 작아질 경우(더욱 작게는 1㎛이하의 경우), 사진공정을 진행하는 동안 미스-얼라인(mis-align)이 발생할 확률이 높기 때문이다. 또한, 오프 셀 트랜지스터의 불순물층을 형성하기 위하여 고에너지로 불순물이온을 주입할 경우, 이에 의해 오프 셀 트랜지스터에도 펀치-쓰루우를 발생시킬 수 있기 때문에 이의 적용이 어렵다.
고집적화 되어 가는 반도체소자에 있어서, 이러한 미스-얼라인은 소자의 신뢰도에 치명적인 악영향을 미친다. 따라서 미스-얼라인이 발생할 확률이 전혀 없는 다른 새로운 공정의 도입이 필요하게 되었다.
따라서, 본 발명의 목적은, 온 셀 트랜지스터의 고농도의 불순물층(이하 'N+층'이라 함)사이의 길이 보다 오프 셀 트랜지스터의 고농도의 불순물층 사이의 길이를 더 크게 형성하는 마스크 롬의 제조방법을 제공하는데 있다.
본 발명의 상기 목적은, 게이트전극의 측벽에 스페이서를 형성하는 제1공정, 온 셀의 게이트전극 측벽에 있는 상기 스페이서를 제거하는 제2공정 및 결과물 전면에 불순물을 도우프하는 제3공정을 포함하는 것을 특징으로 하는 마스크 롬의 제조방법에 의해 달성된다.
바람직한 일 실시예로, 상기 제1공정 이 전에, 게이트전극이 형성되어 있는 결과물 상에 불순물을 도우프하여 상기 게이트전극 사이에 불순물층을 형성하는 공정을 추가하고, 상기 제1공정 이 후에, 결과물 전면에 불순물을 도우프하는 공정을 추가한다.
바람직한 다른 실시예로, 상기 제1공정은, 게이트전극이 형성되어 있는 결과물 전면상에 제1물질층을 형성하는 공정 및 상기 제1물질층을 이방성식각하는 공정으로 진행되고, 이때, 상기 제1물질층을 형성하는 상기 공정 전에, 게이트전극 상에 제2물질층을 형성하는 공정을 더 추가할 수 도 있다.
바람직한 또 다른 실시예로, 상기 게이트전극이 다결정실리콘으로 구성될 때, 상기 스페이서는 산화막, 질화막 및 다결정실리콘 중 어느 하나로 구성된다. 이때, 상기 스페이서가 다결정실리콘으로 구성될 때, 상기 제3공정 이후에, 오프 셀의 게이트전극 측벽에 형성되어 있는 상기 스페이서를 제거하는 공정을 더 추가한다.
본 발명에 의하면, 셀 전류를 결정짓는 온-셀 트랜지스터에 고의적으로 펀치-쓰루우를 발생시킴으로써 셀 전류 값을 증가시킬 수 있으며, 고집적화 될 수록 셀 트랜지스터의 채널길이가 짧아져 펀치-쓰루우의 발생이 더 용이해지므로, 마스크-롬의 집적화가 용이하다. 또한, 셀 트랜지스터의 초기 상태를 공핍형 트랜지스터로 만들기 위한 이온주입 단계를 없앨 수 있으므로 공정단계를 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 더 자세하게 설명하고자 한다. 계속해서 소개되는 도면들에 있어서, 상기 제2도 및 제3a도 내지 제3e도에서 참조한 참조부호와 동일한 부호는 동일부분을 나타낸다.
제4도는 본 발명에 의한 NAND형 마스크-롬의 셀 어레이를 도시한 레이아웃도로서, 상기 제2도를 기본으로 했을 때, 제2도의 상기 마스크패턴(30 및 32)이 제거되고, 프로그램 셀 포토를 위한 다른 마스크패턴(38)이 레이아웃되었다.
제5a도 및 제5b도는 본 발명의 일 실시예에 의해 제조된 온 셀 및 오프 셀을 도시한 단면도들로서, 상기 제5a도는 온-셀 트랜지스터를, 상기 제5b도는 도프-셀 트랜지스터를 도시한 것이다.
도시된 바와 같이, 온-셀 트랜지스터의 N+층과 N+층 사이의 길이(Leff)는 오프-셀 트랜지스터의 N+층과 N+층 사이의 길이 보다 짧아, 온-셀 트랜지스터가 오프-셀 트랜지스터 보다 펀치-쓰루우에 노출되기 쉽다.
온-셀 트랜지스터의 펀치-쓰루우 전류를 셀 전류로 이용함으로써 셀 전류의 양을 크게 할 수 있어, NAND형 마스크-롬에서 문제시되는 셀 전류의 저하를 효과적으로 해결했다. 상기 제5a도 및 제5b도에 있어서, 도면부호 G은 게이트전극은, N는 소오스/드레인 불순물확산층을 그리고 sub.은 반도체기판을 나타낸다.
[실시예1]
제6a도 내지 제6e도는 본 발명의 제1실시예에 의한 마스크-롬의 제조방법을 설명하기 위해 도시된 단면도들로서, 상기 제4도의 V-V선을 잘라 본 것이다.
먼저, 제6a도를 참조하면, 워드라인(W/L1,...W/LN)과 스트링 선택라인(S/L1및 S/L2) 및 소오스/드레인 불순물확산층(50)을 형성하는 공정을 도시한 단면도이다.
이는, P형 반도체기판 또는 P형 웰(40)에 기판을 활성영역 및 비활성영역으로 구분하기 위한 마스크패턴(제4도의 10)을 이용하여 비활성영역에 필드산화막(도시되지 않음)을 형성하는 제1공정, 결과물 상에 게이트산화막 및 게이트전극 형성을 위한 물질층, 예컨대 다결정실리콘층을 형성한 후, 상기 마스크패턴(제4도의 18 내지 29)을 이용한 사진식각 공정을 행하여 상기 워드라인(W/L1,...W/LN)과 스트링 선택라인(S/L1및 S/L2)을 형성하는 제2공정, 및 결과물 전면에 예컨대, 인 이온을 40KeV∼70KeV의 에너지와, 1.5×1013이온/㎠∼3.5×1013이온/㎠의 도우즈(dose)로 이온주입(5)하여 각 라인들 사이의 반도체기판에 소오스/드레인 불순물확산층(50)을 형성하는 제3공정으로 진행된다.
제6b도를 참조하면, 스페이서(61)를 형성하는 공정을 도시한 단면도이다.
이는, 소오스/드레인 불순물확산층(50)이 형성되어 있는 결과물 전면에, 예컨대 산화막 또는 질화막을 약 100Å∼500Å정도의 두께로 형성하여 식각스토퍼층(etching stopper layer)(60)을 형성하는 제1공정 및 결과물의 전면에, 예컨대 질화막, 산화막 또는 다결정실리콘막을 약 1,000Å∼2,000Å정도의 두께로 형성한 후, 이를 이방석식각함으로써 워드라인 및 스트링 선택라인의 측벽에 스페이서(61)를 형성하는 제2공정으로 진행된다.
이때, 상기 식각스토퍼층(60)을 구성하는 물질로는, 스페이서(61)를 형성하기 위한 상기 이방성식각에 대해 상기 스페이서를 구성하는 물질과는 그 식각선택비가 좋은 물질(예컨대 상기 이방성식각에 대해, 식각스토퍼층의 식각율을 '1'이라 했을 때 상기 스페이서를 구성하는 물질의 식각율은 적어도 '5'이상인 물질)로 구성된다.
예컨대, 식각스토퍼층(60)으로 산화막을 사용할 경우, 스페이서(61)로는 질화막 또는 다결정실리콘막을 사용하고, 식각스토퍼층(60)으로 질화막을 사용할 경우, 스페이서(61)로는 산화막 또는 다결정실리콘막을 사용한다.
제6c도를 참조하면, 온-셀 트랜지스터의 게이트전극 측벽에 형성되어 있는 스페이서를 제거하는 공정을 도시한 단면도이다.
이는, 스페이서가 형성되어 있는 결과물 전문에 포토레지스트를 도포한 후, 상기 마스크패턴(제4도의 38)을 이용한 사진공정을 행하여 온-셀 트랜지스터를 노출시키는 프로그램 셀 포토(63)를 형성하는 제1공정 및 온-셀 트랜지스터의 게이트전극의 측벽에 형성되어 있는 상기 스페이서를, 예컨대 등방성식각으로 제거하는 제2공정으로 진행된다.
상기 프로그램 셀 포토(63)는 오프-셀 트랜지스터를 보호하고, 온-셀 트랜지스터를 표면으로 노출시키는 모양으로 형성되고, 상기 등방성식각에 대해 오프-셀 트랜지스터의 게이트전극 측벽에 형성되어 있는 스페이서(61)를 보호하는 역할을 한다.
제6d도를 참조하면, 오프-셀 및 온-셀 트랜지스터의 소오스/드레인 불순물확산층(51)을 재형성하는 공정을 도시한 단면도이다.
이는, 상기 프로그램 셀 포토를 제거하는 제1공정 및 결과물 전면에, 예컨대 아세닉 또는 인 이온을 50KeV∼100KeV의 에너지와, 3.0×1015이온/㎠∼6.0×1015이온/㎠의 도우즈(dose)로 이온주입(6)하여 각 셀 트랜지스터의 소오스/드레인 불순물확산층(51)을 재형성한다.
이때, 스페이서가 제거된 온-셀 트랜지스터(참조부호 A로 표시됨)는 상기 이온주입에 의해 종래의 트랜지스터가 되고, 스페이서(61)가 제거되지 않은 오프-셀 트랜지스터(참조부호 B로 표시됨)는 LDD(Lightly Doped Drain)구조의 트랜지스터로 형성된다. 따라서, 온-셀 트랜지스터(스페이서가 제거도니 셀 트랜지스터)의 N+층과 N+층 사이의 길이는 오프-셀 트랜지스터(스페이서가 제거되지 않은 셀 트랜지스터)의 N+층과 N+층 사이의 길이 보다 더 짧아, 펀치-쓰루우에 노출되기 쉽다.
제6e도를 참조하면, 금속배선(66)을 형성하는 공정을 도시한 단면도이다.
이는, 재형성된 소오스/드레인 불순물확산층(51)이 형성되어 있는 결과물 전면에, 예컨대 산화막을 형성하여 층간절연층(64)을 형성하는 제1공정, 상기 마스크패턴(제4도의 34)을 적용하고 상기 층간절연층을 식각대상물로 한 식각공정을 행하여 접촉창을 형성하는 제2공정 및 결과물 전면에, 예컨대 알루미늄과 같은 금속물질을 증착한 후, 상기 마스크패턴(제4도의 36)을 적용한 식각공정을 행하여 금속배선(66)을 형성하는 제3공정으로 진행된다.
이때, 상기 제1공정 이 전에, 상기 스페이서(61)가 다결정실리콘으로 형성되어 있을 경우, 이 스페이서를 제거하는 공정을 추가할 수 도 있다.
상술한 본 발명의 제1실시예에 의하면, 오프-셀은 LDD구조의 트랜지스터로 형성하는데 반해 온-셀은 종래의 트랜지스터로 형성하여, 온-셀 트랜지스터의 N+층과 N+층 사이의 길이를 오프-셀 트랜지스터의 그것보다 짧게 하였다. 이에 의해, 온-셀 트랜지스터의 펀치-쓰루우를 유발함으로써 셀 전류를 증가시킬 수 있다. 뿐만아니라, 종래 방법에 있어서, 공핍형 트랜지스터로 초기화를 하기 위한 사진식각 공정 및 이온주입 공정(제3a도 참조)을 행하지 않아도 되므로 공정이 단순화 된다. 또한, 증가형 트랜지스터를 형성하기 위한 이온주입 공정(제3d도 참조)을 행하지 않아도 되므로, 채널 스토퍼층의 확산 및 트랜지스터의 문턱전압 상승의 문제점이 발생하지 않는다.
[실시예2]
제7a도 내지 제7d도는 본 발명의 제2실시예에 의한 마스크-롬의 제조방법을 설명하기 위해 도시된 단면도들로서, 상기 제6a도 내지 제6e도와 동일 부분을 잘라 본 것이다.
먼저, 제7a도를 참조하면, 상기 제6a도에서 설명한 공정과 동일한 공정을 행하여 셀 트랜지스터의 소오스/드레인 불순물확산층(50)까지 형성한 후, 식각스토퍼층(제6B도 참조)을 형성하지 않은 상태에서, 산화막, 질화막 또는 다결정실리콘막을 형성하고, 이를 이방성식각하여 스페이서(61)를 형성한다. 이때, 상기 이방성식각에 대해 게이트전극의 표면 또는 반도체기판의 표면이 식각스토퍼의 역할을 한다.
이어서, 상기 제6c도, 제6d도 및 제6e도의 공정과 동일한 공정으로 제7b도, 제7c도 및 제7d도의 공정을 진행한다.
상기한 본 발명의 제2실시예에 의하면, 제1실시예에서 형성하였던 식각스토퍼층(60)을 형성하지 않고, 대신 게이트전극의 표면 및 반도체기판의 표면을 식각스토퍼로 이용함으로써, 식각스토퍼층을 형성하기 위한 공정을 줄일 수 있어, 제1실시예보다 공정을 단순화하였다.
[실시예3]
제8a도 내지 제8d도는 본 발명의 제3실시예에 의한 마스크-롬의 제조방법을 설명하기 위해 도시된 단면도들로서, 상기 제6a도 내지 제6e도와 동일 부분을 잘라 본 것이다.
제8a도를 참조하면, 상기 제6a도 및 제6b도의 공정과 동일한 공정에 의해 스페이서(61)가지 형성한 후, 결과물 전문에, 예컨대 아세닉 또는 인 이온을 50KeV∼100KeV의 에너지와, 3.0×1015이온/㎠∼6.0×1015이온/㎠의 도우즈(dose)로 이온주입(7)하여 소오스/드레인 불순물확산층(52)을 LDD구조로 형성한다.
이어서, 제8b도를 참조하면, 상기 제6c도와 같이 온 셀 트랜지스터의 게이트전극의 측벽에 형성되어 있는 상기 스페이서를 등방석 식각으로 제거한 다음, 예컨대 아세닉 또는 인 이온을 60KeV∼150KeV의 에너지와, 2.0×1013이온/㎠∼1.0×1014이온/㎠의 도우즈(dose)로 온-셀 트랜지스터에만 추가 이온주입(7)을 행한다. 이 후는 상기 제6e도의 공정과 동일한 공정으로 진행한다.
따라서, 본 발명에 의한 마스크-롬의 제조방법에 의하면, 오프-셀 트랜지스터를 LDD구조로 형성시킴에 반해, 온-셀 트랜지스터를 종래의 구조로 형성하여, 온-셀 트랜지스터의 N+층과 N+층 사이의 길이를 오프-셀 트랜지스터의 N+층과 N+층 사이의 길이보다 짧게 형성한다. 이에 의해 온-셀 트랜지스터의 펀치-쓰루우를 유발함으로써 셀 전류를 증가시킬 수 있고, 종래 방법 보다 공정 단계가 줄어들어 공정의 단순화를 꾀할 수 있으며, 고온 이온주입 공정이 생략되므로, 이에 의한 채널스토퍼층의 확산 및 문턱전압의 증가 문제가 발생하지 않으므로 신뢰도를 향상시킬 수 있다. 또한, 채널길이는 집적도가 높을수록 짧아지므로 고집적화에 유리한 구조이다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (9)

  1. 게이트전극의 측벽에 스페이서를 형성하는 제1공정, 온 셀의 게이트전극 측벽에 있는 상기 스페이서를 제거하는 제2공정 및 결과물 전면에 불순물을 도우프하는 제3공정을 포함하는 것을 특징으로 하는 마스크 롬의 제조방법.
  2. 제1항에 있어서, 상기 제1공정 이 전에, 게이트전극이 형성되어 있는 결과물 상에 불순물을 도우프하여 상기 게이트전극 사이에 불순물층을 형성하는 공정을 추가하는 것을 특징으로 하는 마스크 롬의 제조방법.
  3. 제2항에 있어서, 상기 제1공정 이 후에, 결과물 전면에 불순물을 도우프하는 공정을 추가하는 것을 특징으로 하는 마스크 롬의 제조방법.
  4. 제3항에 있어서, 상기 제2공정 이 후에, 온 셀 트랜지스터에만 불순물을 도우프하는 공정을 추가하는 것을 특징으로 하는 마스크 롬의 제조방법.
  5. 제1항에 있어서, 사익 제1공정은, 게이트전극이 형성되어 있는 결과물 전면상에 제1물질층을 형성하는 공정 및 상기 제1물질층을 이방성식각하는 공정으로 진행되는 것을 특징으로 하는 마스크 롬의 제조방법.
  6. 제5항에 있어서, 상기 제1물질층을 형성하는 상기 공정 전에, 게이트전극 상에 제2물질층을 형성하는 공정을 추가하는 것을 특징으로 하는 마스크 롬의 제조방법.
  7. 제6항에 있어서, 상기 제2물질층은 산화막 및 질화막 중 어느 하나로 구성되는 것을 특징으로 하는 마스크 롬의 제조방법.
  8. 제1항에 있어서, 상기 게이트전극이 다결정실리콘으로 구성될 때, 상기 스페이서는 산화막, 질화막 및 다결정실리콘 중 어느 하나로 구성되는 것을 특징으로 하는 마스크 롬의 제조방법.
  9. 제8항에 있어서, 상기 스페이서가 다결정실리콘으로 구성될 때, 상기 제3공정 이 후에, 오프 셀의 게이트전극 측벽에 형성되어 있는 상기 스페이서를 제거하는 공정을 추가하는 것을 특징으로 하는 마스크 롬의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100353524B1 (ko) * 1995-12-05 2003-03-26 주식회사 하이닉스반도체 마스크롬의제조방법
KR100868097B1 (ko) * 2007-06-12 2008-11-11 삼성전자주식회사 마스크롬 소자, 그것을 포함하는 반도체 소자 및 그들의제조 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000260886A (ja) * 1999-03-11 2000-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
US6323091B1 (en) 1999-07-16 2001-11-27 Zilog, Inc. Method of forming semiconductor memory device with LDD
WO2004019408A1 (en) * 2002-08-26 2004-03-04 Solid State System Co., Ltd. Contactless mask programmable rom
US7294882B2 (en) * 2004-09-28 2007-11-13 Sandisk Corporation Non-volatile memory with asymmetrical doping profile

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59100562A (ja) * 1982-11-30 1984-06-09 Mitsubishi Electric Corp 読み出し専用半導体記憶装置の製造方法
IT1215558B (it) * 1987-06-11 1990-02-14 Sgs Microelettronica Spa Procedimento di programmazione per memorie rom e tecnolgia mos con ossido di gate e giunzioni sottili.
US5200355A (en) * 1990-12-10 1993-04-06 Samsung Electronics Co., Ltd. Method for manufacturing a mask read only memory device
US5342798A (en) * 1993-11-23 1994-08-30 Vlsi Technology, Inc. Method for selective salicidation of source/drain regions of a transistor
JP2689888B2 (ja) * 1993-12-30 1997-12-10 日本電気株式会社 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100353524B1 (ko) * 1995-12-05 2003-03-26 주식회사 하이닉스반도체 마스크롬의제조방법
KR100868097B1 (ko) * 2007-06-12 2008-11-11 삼성전자주식회사 마스크롬 소자, 그것을 포함하는 반도체 소자 및 그들의제조 방법
US7777256B2 (en) 2007-06-12 2010-08-17 Samsung Electronics Co., Ltd. Mask ROM device, semiconductor device including the mask ROM device, and methods of fabricating mask ROM device and semiconductor device

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