JPS6116567A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 、　　産業上の利用分野 本発明は占有面積が小さく、製造性のよい構造従来例の
構成とその問題点 には、並列形メモリセル構成を用いてゲート絶縁膜の厚
さによって情報″１°“、’　”　Ｏ’“の書き込みを
行なうもの、並列形メモリセル構成を用いてコンタクト
ホールの有無によって情報″１°”、′０゛ゝの書き込
みを行なうもの、および直列形メモリセル構成を用いて
イオン打ち込みによる反転層の有無によって情報”１°
“、“ｏ”の書き込みを行なうものがある。これらのう
ち、並列形メモリセル構成を用いてゲート絶縁膜の厚さ
によって情報＋１１１＋　、　＋１０Ｉ＋の書き込みを
行なうもの、および直列形メモリセル構成を用いてイオ
ン打ち込みによって情報゛１゛。

°゛０°′の書き込みを行なうものは、それぞれ、メモ
リセルの占有面積は小さくなるが、情報の書き込みに関
わる工程が製造工程の初期に位置するため、ユーザーよ
りＲＯＭに書き込むべき情報を受注してから実際にその
情報を書き込んだ製品が出来上ムが長くなるという欠点
があった。一方、並列形メモリセル構成を用いてコンタ
クトホールの有無によって情報“１°゛、”０゛′の書
き込みを行なうものは、情報の書き込みに関わる工程が
製造工程の比較的後期に位置するため、ターンアラウン
ドタイムは比較的短くなるが、メモリセルの占有面積は
大きくなるという欠点があった。

第１図ａは並列形メモリセル構成を用いて、メモリセル
トランジスタのゲート絶縁膜の厚さによって情報“＋１
＋＋、“Ｏ゛の書き込みを行なうメモリセルの一例を示
すＩＣパターン平面図である。同図すは同図ａのＡ−Ａ
線に沿う断面図である。第１図において、１はゲート材
料によるワード線２は金属配線層によるビット線、３は
コンタクトホール、４および６は基板と反対導電型の拡
散層で、４はメモリセルトランジスタのドレーンとなり
コンタクトホールを介してビット線に接続され、５はメ
モリセルトランジスタのソースとなシワード線に沿って
隣接するセル間でつながって接地線を形成している。６
および７はメモリセルトランジスタで、６のメモリセル
トランジスタはゲート絶縁膜が厚く、７のメモリセルト
ランジスタはゲート絶縁膜が薄くなっている。

情報の読み出しは、上記メモリセルトランジスタがｎチ
ャネル素子ならば、選択されたワード線を高レベルに、
その他のワード線全すべて低レベルにして行なわれる。

こうすることで、非選択のワード線に接続されたメモリ
セルトランジスタはすべて非導通状態となる。一方、選
択されたワード線に接続されたメモリセルトランジスタ
は、そのゲート絶縁膜が薄ければ導通状態になシ、その
ゲート絶縁膜が厚ければ非導通状態になる。一本の列に
属するメモリセルトランジスタは、その列のビット線に
並列接続されており、同列中で非選択のワード線に接続
されたメモリセルトランジスタはすべて非導通状態とな
っているので、選択されたワード線に接続されたメモリ
セルトランジスタが導通状態であれば、ビット線と接地
線の間も導通状態になり、選択されたワード線に接続さ
れたメモリセルトランジスタが非導通状態であれば、ビ
ット線と接地線の間の非導通状態になる。すなわち、選
択されたメモリセルのＭＩＳ電界効果トランジスタのゲ
ート絶縁膜が薄いか厚いかによってビット線と接地線と
の間が導通するか導通しないかが決まり、情報゛１°゛
、”Ｏ゛が読み出される。

第１図のメモリセルを用いたＲＯＭの特長は、メモリセ
ルトランジスタのドレーンとビット線とをつなぐコンタ
クトホールがビット線方向に隣接する２つのセル間で共
有されるため、１ピノ）−Ｐシの占有面積が、例えば９
μｍＸ−１０μｍ　＝　９０μｍ２と比較的小となるこ
とである。一方、上記ＲＯＭの欠点は、ゲート絶縁膜の
厚さを決める工程が製造工程の初期に位置するため、タ
ーンアラウンドタイムが長くなることである。

第２図ａは直列形メモリセル構成を用いて、イオン打ち
込みによる反転層の有無によって情報”１”、”Ｏ“の
書き込みを行なうメモリセルの一例を示すＩＣパターン
平面図、同図すは同図ａのＡ−Ａ線に沿う断面図である
。第２図において、１１はゲート材料によるワード線、
１２はメモリセルトランジスタのソースおよびドレーン
全形成する基板と反対導電型の拡散層、１３はメモリセ
ルトランジスタゲート下のチャネル部に反転層を形成し
てメモリセルトランジスタをエンハンスメント型からデ
プリーション型に変えるイオン打ち込み領域、１４およ
び１５はメモリセルトランジスタで、１４のメモリセル
トランジスタはエンハンスメント型、１６のメモリセル
トランジスタはデプリーション型となっている。

第２図のＲＯＭでは、同一行に属するメモリセルトラン
ジスタが直列にへつながっている。図ではその一部を示
すのみであるが、直列につながれたメモリセルトランジ
スタの一方の端では、その端に位置するメモリセルトラ
ンジスタのソースが接地線に接続されている。捷だ、直
列につながれたメモリセルトランジスタの他方の端では
、その端に位置するメモリセルトランジスタのドレーン
がビット線に接続されている。

情報の読み出しは、選択されたワード線を低レベルに、
その他のワード線をすべて高レベルにして行なわれる。

こうすることで非選択のワード線に接続されたメモリセ
ルトランジスタはすべて導通状態となる。一方選択され
たワード線に接続されたメモリセルはそのメモリセルト
ランジスタがエンハンスメント型であれば非導通状態に
なり、そのメモリセルトランジスタがデプリーション型
であれば導通状態に彦る。単−行に属するメモリセルト
ランジスタは直列に接続されており、同行中で非選択の
ワード線に接続されたメモリセルトランジスタがすべて
導通状態となっているので、選択されたワード線に接続
されたメモリセルトランジスタが導通状態であれば、ビ
ット線と接地線の間も導通状態となシ、選択されたワー
ド線に接続されたメモリセルトランジスタが非導通状態
であれば、ビット線と接地線の間も非導通状態になる。

すなわち、選択されたメモリセルのトランジスタがエン
ハンスメン）Ｗかデプリーション型かによってビット線
と接地線との間が導通するか否かが決まり、情報”１パ
、“０“″が読み出される。

第２図のＲＯＭの特長は、ビット線に沿って隣接スるセ
ル間でソースとドレーンを共有シ、コンタクトホールを
必要としない構造になっているため、メモリセルの占有
面積が１ビット当り例えば９、ｃ１ｍＸ６．μｍ−５４
μｍ゛と第１図の場合よシもさらに小となることである
。しかしターンアラウンドタイムに関しては第１図の場
合と大差がない。製造工程における情報＋１１１＋、“
ｏ”の書き込みは、デプリーション型トランジスタを形
成するイオン打ち込みをマスクを用いて選択的に行なう
ことで実行されるが、この工程は通常、拡散層形成後、
ゲート電極形成前に行なわれる。したがって情報の書き
込みに関わる工程は、第１図のゲルト絶縁膜の厚さによ
って情報を書き込むＲＯＭの場合よりも若干後になるが
、全体からみれば、やはり製造工程の初期に情報”１”
、”Ｑ”の書き込みを行なうことになり、ターンアラウ
ンドタイムが長くなるという欠点がある。

第３図ａは並列形メモリセル構成を用いて、コンタクト
ホールの有無によって情報″１−“０゛′の書き込みを
行なうメモリセルの一例を示すＩＣパターン平面図であ
る。同図すは同図ａのＡ−Ａ線に沿う断面図である。第
３図において、２１はゲート材料によるワード線、２２
は金属配線層から−なるビット線、２３は情報゛１　”
　、　”Ｑ”に対応してメモリセルトランジスタのドレ
ーン上に選択的に形成されたコンタクトホールペ２４．
２５は基板と反対導電型の拡散層で、２４はメモリセル
トランジスタのドレーンとなり、選択的に形成された　
　　ｊコンタクトホールを介して、選択的にビット線と
接続されている。２５はメモリセルトランジスタのソー
スとなシ、ワード線に沿って隣接するメモ　　　※リセ
ル間でつながって接地線を形成している。２６　　・は
メモリセルトランジスタで、ワード線が該トランジスタ
のゲート電極となっている。

情報の読み出しｉ、選択されたワード線を高し　　　席
ベルに、その他のワード線をすべて低レベルにし　　　
−で行なわれる。こうすることで非選択のワード線に接
続されたメモリセルトランジスタはすべて非導通状態と
なシ、選択されたワード線に接続され　　　糸ゝをメモ
リセルトランジスタのみが導通状態になる。　　１単一
の列に属するメモリセルトランジスタについては、その
列のビット線にコンタクトホールを介してそのトランジ
スタのドレーンが選択的に並列接続されており、同トラ
ンジスタのソースはすべて接地線に接続されている。し
たがって選択されて導通状態になったメモリセルトラン
ジスタのドレーンがコンタクトホールを介してビット線
に接続されていれば、ビット線と接地線との間は導通状
態になる肚記トランジスタのドレーン上にコンタクトホ
ールがなく、ビット線に接続されてぃな・すれば、ビッ
ト線と接地線との間は非導通状態でちる。すなわち、選
択されたメモリセルトランジスタのドレーン領域上にコ
ンタクトポールがあり、ヒのコンタクトホールを介して
ドレーンとビット呆とが接続されているが、あるいは選
択されたメモリセルトランジスタのドレーン領域上にコ
ンタクトホールがなく、メモリセルトランジスタとビッ
ト線とが接続されていないかによって、ビット泉と接地
線との間が導通するが導通しないがが決Ｅシ、情報”１
°Ｉ　、　＋Ｉ　Ｏ＋＋が読み出される。

第３図示のＲＯＭでは、製造工程における情報ＩＩ　１
１＋、”０゛′の書き込みは、メモリセルトランジスタ
のドレーン拡散層とピント線との間を接続するコンタク
トホールを選択的に形成することで行なわれる。この工
程は製造工程の比較的後の部分に位置するため、ターン
アラウンドタイムは比較的短くなる。しかし１ｆ固のメ
モリセル当り１個のコンタクト”ホールに相当する面積
をメモリセルトランジスタのドレーン拡散領域上に確保
する必要があるため、メモリセルの占有面積が、例えば
１ビット当り９μｍ×１４μｍ＝１２６μｍと大になる
という欠点がある。

発明の目的 本発明は上記従来の欠点全除去するもので、ターンアラ
ウンドタイムが短く、シかもメモリセルの占有面積の小
さなＲＯＭ１提供するものである。

発明の構成 本発明は、行２列に配列された複数のメモリセルからな
り、前記メモリセルが１つのＭＩＳ電界効果トランジス
タを含み、同一行に属して隣接する各メモリセルのトラ
ンジスタ間で、一方のトランジスタのソース領域と、他
方のトランジスタのドレーン領域とが共通となるように
直列接続され、各共通領域上には、コンタクトホールを
介して、同領域に接する金属電極が設けられ、前記ソー
ス領域上に存在する電極と前記ドレーン領域上に存在す
る電極との間を金属配線層によって短絡するか否かによ
って前記メモリセルのメモリ状態を選定した半導体記憶
装置であり、これによシ、高密度で、しかも、製造性の
よいＲＯＭが実現可能である。

実施例の説明 第４図ａはその一実施例を示すＩＣパターン乎面図、同
図すは同図ａの入−Ａ線に沿う断面図である。第４図に
おいて、３１はゲート材料によるワード線、３２は基板
と反対導電型の拡散層、３３は該拡散層上に設けられた
コンタクトホール、３４　　　　゛は該コンタクトホー
ルを介して拡散層と接触し、該コンタクトホールを覆う
ように形成された金属配線層、３５は同じ金属配線層で
、メモリセルトランジスタのソースとドレーンとを短絡
するよう、該トランジスタのソースおよびドレーン上に
形成された前記コンタクトホール上を覆う金属配線層の
間をつなぐように形成された金属配線層である。

３６はメモリセルトランジスタである。

図に示されるように第４図のメモリセルは同一行に属す
るセルが直列につながっている。図ではその一部を示す
のみであるが、直列につ々がれたメモリセルの一方の端
では、その端に位置するメモリセルトランジスタのソー
スが接地線に接続されている。また直列につながれたメ
モリセルの他方の端では、その端に位置するメモリセル
トランジスタのドレーンがビット線に接続されている。

。 情報の読み出しは第２図のイオン打ち込みの有無によっ
て情報″１”、”Ｏ“の書き込みを行なうメモリセルの
場合と同様に、選択されたワード線を低レベルに、その
他のワード線をすべて高レベルにして行なわれる０非選
択のワード線がすべて高レベルになるので、非選択のメ
モリセルはそのメモリセルトランジスタのソース、ドレ
ーン間が金属配線層によって短絡されているかいないか
にかかわらず、すべて導通状態になる。一方、選択され
たワード線に接続されたメモリセルは、そのメモリセル
トランジスタが非導通状態になるので、該メモリセルト
ランジスタのソース、ドレーン間が金属配線層に上って
短絡されていれば導通状態に、短絡されていなければ非
導通状態になる。一本の行に属するメモリセルは直列に
接続されているので、該列の非選択のワード線に接続さ
れたメモリセルがすべて導通状態で、選択されたワード
線に接続されたメモリセルが非導通状態であれば、ビッ
ト線と接地線の間は非導通状態になる。一方、該列の非
選択のワード線に接続されたメモリセルがすべて導通状
態で、選択されたワード線に接続されたメモリセルも導
通状態であれば、ビット線と接地線の間も導通状態にな
る。したがって、選択されたワード線に接続されたメモ
リセルトランジスタのソース、トレー／間が金属配線層
によって短絡されているか否かによって、ビット線と接
麺、線との間が導通状態になるか、非導通状態になパタ
ーン平面図、第１図す、第２図す、第３図ｂ　　　第は
それぞれ第１図ａ、第２図ａ、第３図ａのＡ−Ａｉｌ１
１面９・第４図°は杼卿−実施例林す　　　ユ。

ＩＣパターン平面図、同図すは同図ａのＡ−Ａ線断面図
である。

３１・・・・・・ワード線、３２・・・・・・Ｎｔ散層
、３４゜３５・・・・・・金属配線層、３７・・・・・
Ｐ型基体。

代理人の氏名　弁理士　中　尾　敏　男　ほか１名ｂ） １図 第２図 Ａ 第３図

Claims (1)

【特許請求の範囲】
1. 行、列に配列された複数のメモリセルからなり、前記メ
   モリセルは１つのＭＩＳ電界効果トランジスタを含み、
   同一行に属して隣接する各メモリセルのトランジスタ間
   で、一方のトランジスタのソース領域と、他方のトラン
   ジスタのドレーン領域とが共通となるように直列接続さ
   れ、各共通領域上にはコンタクトホールを介して同領域
   に接する金属電極が設けられ、前記ソース領域上に存在
   する電極と前記ドレーン領域上に存在する電極との間を
   金属配線層によって短絡するか否かによって前記メモリ
   セルのメモリ状態の選定をなした半導体記憶装置。