JPH06163854A - マスクｒｏｍの製造方法 - Google Patents
マスクｒｏｍの製造方法Info
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- JPH06163854A JPH06163854A JP43A JP30721392A JPH06163854A JP H06163854 A JPH06163854 A JP H06163854A JP 43 A JP43 A JP 43A JP 30721392 A JP30721392 A JP 30721392A JP H06163854 A JPH06163854 A JP H06163854A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ターンアラウンドタイム（ＴＡＴ）を短縮し
たマスクＲＯＭの製造方法を提供すること。 【構成】 ゲート電極としてｎ+ 層（１４Ａ、１４Ｂ）
を形成し、ゲート酸化膜（１３）を介して多結晶シリコ
ン膜（１５）を形成し、ホトリソグラフィー技術によっ
て、マトリックストランジスタのチャンネル領域となる
領域上に選択的にホトレジスト膜（１６）を島状に形成
し、該ホトレジスト膜（１６）をマスクとして多結晶シ
リコン膜（１５）中にヒ素イオン（75Ａｓ+）をイオン
注入することにより、ＲＯＭコードの書き込みを行う。
たマスクＲＯＭの製造方法を提供すること。 【構成】 ゲート電極としてｎ+ 層（１４Ａ、１４Ｂ）
を形成し、ゲート酸化膜（１３）を介して多結晶シリコ
ン膜（１５）を形成し、ホトリソグラフィー技術によっ
て、マトリックストランジスタのチャンネル領域となる
領域上に選択的にホトレジスト膜（１６）を島状に形成
し、該ホトレジスト膜（１６）をマスクとして多結晶シ
リコン膜（１５）中にヒ素イオン（75Ａｓ+）をイオン
注入することにより、ＲＯＭコードの書き込みを行う。
Description
【０００１】
【産業上の利用分野】本発明は、マスクＲＯＭの製造方
法に関するものであり、さらに詳しく言えばマトリック
ストランジスタの構造を変更することにより、ターンア
ラウンドタイム（ＴＡＴ）を大幅に短縮したマスクＲＯ
Ｍの製造方法に関するものである。
法に関するものであり、さらに詳しく言えばマトリック
ストランジスタの構造を変更することにより、ターンア
ラウンドタイム（ＴＡＴ）を大幅に短縮したマスクＲＯ
Ｍの製造方法に関するものである。
【０００２】
【従来の技術】図９は、ＡＮＤ型のマスクＲＯＭの回路
図である。図において、破線で囲んだ部分がＮチャンネ
ル型のマトリックストランジスタであり、ＲＯＭコード
の書き込みマスクによって、エンハンスメント型である
かディプレッション型であるかを切り換えている。
図である。図において、破線で囲んだ部分がＮチャンネ
ル型のマトリックストランジスタであり、ＲＯＭコード
の書き込みマスクによって、エンハンスメント型である
かディプレッション型であるかを切り換えている。
【０００３】以下で、従来のマスクＲＯＭの製造方法を
図面を参照して説明する。なお、理解を容易にするため
に、各工程について平面図と断面図の両方を示した。Ｐ
型半導体基板（１）上にＬＯＣＯＳ酸化膜領域（２）を
形成し、ＬＯＣＯＳ酸化膜領域（２）を除く領域の素子
形成領域（３）上にゲート酸化膜（４）を形成する。そ
の後、ＲＯＭコードの書き込み工程が行われる。本工程
は、Ｐ型半導体基板（１）上をホトレジスト膜（５）で
被覆し、ホトリソグラフィー技術によって、マトリック
ストランジスタのチャンネル領域となる領域上を選択的
にイオン注入孔（６Ａ，６Ｂ，６Ｃ）を形成し、Ｐ型半
導体基板（１）上からリンイオン（31Ｐ+）を該イオン
注入孔（６Ａ，６Ｂ，６Ｃ）を通してイオン注入し、Ｐ
型半導体基板（１）の表面にｎ-層（７Ａ，７Ｂ，７
Ｃ）を形成することによってなされる（図１０、図１
１）。
図面を参照して説明する。なお、理解を容易にするため
に、各工程について平面図と断面図の両方を示した。Ｐ
型半導体基板（１）上にＬＯＣＯＳ酸化膜領域（２）を
形成し、ＬＯＣＯＳ酸化膜領域（２）を除く領域の素子
形成領域（３）上にゲート酸化膜（４）を形成する。そ
の後、ＲＯＭコードの書き込み工程が行われる。本工程
は、Ｐ型半導体基板（１）上をホトレジスト膜（５）で
被覆し、ホトリソグラフィー技術によって、マトリック
ストランジスタのチャンネル領域となる領域上を選択的
にイオン注入孔（６Ａ，６Ｂ，６Ｃ）を形成し、Ｐ型半
導体基板（１）上からリンイオン（31Ｐ+）を該イオン
注入孔（６Ａ，６Ｂ，６Ｃ）を通してイオン注入し、Ｐ
型半導体基板（１）の表面にｎ-層（７Ａ，７Ｂ，７
Ｃ）を形成することによってなされる（図１０、図１
１）。
【０００４】次に、ホトレジスト膜（５）を除去した後
にＰ型半導体基板（１）上の全面に減圧ＣＶＤ法によっ
て多結晶シリコン膜（８）を形成し、熱拡散法によって
該多結晶シリコン膜（８）中にリンを高濃度にドープす
ることにより低抵抗化する（図１２、図１３）。次に、
多結晶シリコン膜（８）を選択的にドライエッチングし
て、マトリックストランジスタのゲート電極となるワー
ド線（９Ａ，９Ｂ）を形成し、該ワード線（９Ａ，９
Ｂ）をマスクとして、Ｐ型半導体基板（１）上からヒ素
イオン（75Ａｓ+）をイオン注入することにより、ソー
ス拡散層（Ｓ）、ドレイン拡散層（Ｄ）を形成する。
にＰ型半導体基板（１）上の全面に減圧ＣＶＤ法によっ
て多結晶シリコン膜（８）を形成し、熱拡散法によって
該多結晶シリコン膜（８）中にリンを高濃度にドープす
ることにより低抵抗化する（図１２、図１３）。次に、
多結晶シリコン膜（８）を選択的にドライエッチングし
て、マトリックストランジスタのゲート電極となるワー
ド線（９Ａ，９Ｂ）を形成し、該ワード線（９Ａ，９
Ｂ）をマスクとして、Ｐ型半導体基板（１）上からヒ素
イオン（75Ａｓ+）をイオン注入することにより、ソー
ス拡散層（Ｓ）、ドレイン拡散層（Ｄ）を形成する。
【０００５】このようにして、ＲＯＭコードに応じて、
マトリックストランジスタ（QM2，QM3, QM6）はエンハ
ンスンメント型に形成され、一方チャンネル領域にｎ-
層（７Ａ）を有するマトリックストランジスタ（QM1，Q
M4, QM5）はディプレッション型に形成される（図１
４、図１５）。この後は、常法の如く層間絶縁膜、Ａｌ
配線、パッシベーション膜を形成してマスクＲＯＭを完
成する。
マトリックストランジスタ（QM2，QM3, QM6）はエンハ
ンスンメント型に形成され、一方チャンネル領域にｎ-
層（７Ａ）を有するマトリックストランジスタ（QM1，Q
M4, QM5）はディプレッション型に形成される（図１
４、図１５）。この後は、常法の如く層間絶縁膜、Ａｌ
配線、パッシベーション膜を形成してマスクＲＯＭを完
成する。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
たマスクＲＯＭの製造方法においては、ＲＯＭコードの
書き込み工程が多結晶シリコン膜（８）形成前に行われ
ているので、その後完成するまでの製造工程が多く、依
ってＲＯＭ受注から完成までの期間であるターンアラウ
ンドタイム（ＴＡＴ）が非常に長いという問題点を有し
ていた。
たマスクＲＯＭの製造方法においては、ＲＯＭコードの
書き込み工程が多結晶シリコン膜（８）形成前に行われ
ているので、その後完成するまでの製造工程が多く、依
ってＲＯＭ受注から完成までの期間であるターンアラウ
ンドタイム（ＴＡＴ）が非常に長いという問題点を有し
ていた。
【０００７】
【課題を解決するための手段】本発明は、上述した問題
点に鑑みてなされたものであり、Ｐ型の半導体基板（１
１）の表面にゲート酸化膜（１３）を形成する工程と、
前記ゲート酸化膜（１３）下にゲート電極となるｎ+ 層
（１４Ａ，１４Ｂ）を形成する工程と、前記ゲート酸化
膜（１３）上にｐ-型の多結晶シリコン膜（１５）を形
成する工程と、ＲＯＭコード書き込みのために、マトリ
ックストランジスタのチャンネル領域となる多結晶シリ
コン膜（１５）の領域上に選択的にホトレジスト膜（１
６）を島状に形成し、該ホトレジスト膜（１６）をマス
クとしてヒ素イオン（75Ａｓ+）を多結晶シリコン膜
（１５）中にイオン注入する工程と、前記多結晶シリコ
ン膜（１５）を選択的にドライエッチングすることによ
りマトリックストランジスタのｎ+型のソース拡散層
（Ｓ）およびドレイン拡散層（Ｄ）を形成する工程とを
有することを特徴としたものである。
点に鑑みてなされたものであり、Ｐ型の半導体基板（１
１）の表面にゲート酸化膜（１３）を形成する工程と、
前記ゲート酸化膜（１３）下にゲート電極となるｎ+ 層
（１４Ａ，１４Ｂ）を形成する工程と、前記ゲート酸化
膜（１３）上にｐ-型の多結晶シリコン膜（１５）を形
成する工程と、ＲＯＭコード書き込みのために、マトリ
ックストランジスタのチャンネル領域となる多結晶シリ
コン膜（１５）の領域上に選択的にホトレジスト膜（１
６）を島状に形成し、該ホトレジスト膜（１６）をマス
クとしてヒ素イオン（75Ａｓ+）を多結晶シリコン膜
（１５）中にイオン注入する工程と、前記多結晶シリコ
ン膜（１５）を選択的にドライエッチングすることによ
りマトリックストランジスタのｎ+型のソース拡散層
（Ｓ）およびドレイン拡散層（Ｄ）を形成する工程とを
有することを特徴としたものである。
【０００８】
【作用】上述の手段によれば、マトリックストランジス
タの構造をｎ+ 層（１４Ａ，１４Ｂ）をゲート電極と
し、ゲート酸化膜（１３）を介した上方の多結晶シリコ
ン膜（１５）内にチャンネル領域、ソース拡散層（Ｓ）
およびドレイン拡散層（Ｄ）を形成するように変更して
いるので、ＲＯＭコードの書き込み工程を多結晶シリコ
ン膜（１５）の形成後に行うことができる。これによ
り、かかるＲＯＭコードの書き込み工程後の製造工程が
短縮される。
タの構造をｎ+ 層（１４Ａ，１４Ｂ）をゲート電極と
し、ゲート酸化膜（１３）を介した上方の多結晶シリコ
ン膜（１５）内にチャンネル領域、ソース拡散層（Ｓ）
およびドレイン拡散層（Ｄ）を形成するように変更して
いるので、ＲＯＭコードの書き込み工程を多結晶シリコ
ン膜（１５）の形成後に行うことができる。これによ
り、かかるＲＯＭコードの書き込み工程後の製造工程が
短縮される。
【０００９】
【実施例】次に、本発明の実施例を図面を参照して説明
する。なお、従来例と同様、本発明の理解を容易にする
ために各工程について平面図と断面図の両方を示した。
まず、Ｐ型半導体基板（１１）の表面に選択酸化法によ
ってＬＯＣＯＳ酸化膜領域（１２）を形成し、ＬＯＣＯ
Ｓ酸化膜領域（１２）を除くＰ型半導体基板（１１）の
表面に熱酸化法によってゲート酸化膜（１３）を形成す
る。その後、ＬＯＣＯＳ酸化膜領域（１２）をマスクと
して、ヒ素イオン（75Ａｓ+）をゲート酸化膜（１３）
を通してイオン注入することにより、Ｐ型半導体基板
（１１）の表面にマトリックストランジスタのゲート電
極であってワード線となるｎ+層（１４Ａ，１４Ｂ）を
形成する（図１、図２）。
する。なお、従来例と同様、本発明の理解を容易にする
ために各工程について平面図と断面図の両方を示した。
まず、Ｐ型半導体基板（１１）の表面に選択酸化法によ
ってＬＯＣＯＳ酸化膜領域（１２）を形成し、ＬＯＣＯ
Ｓ酸化膜領域（１２）を除くＰ型半導体基板（１１）の
表面に熱酸化法によってゲート酸化膜（１３）を形成す
る。その後、ＬＯＣＯＳ酸化膜領域（１２）をマスクと
して、ヒ素イオン（75Ａｓ+）をゲート酸化膜（１３）
を通してイオン注入することにより、Ｐ型半導体基板
（１１）の表面にマトリックストランジスタのゲート電
極であってワード線となるｎ+層（１４Ａ，１４Ｂ）を
形成する（図１、図２）。
【００１０】次に、Ｐ型半導体基板（１１）上の全面に
ｐ-型の多結晶シリコン膜（１５）を形成する。本工程
は、例えば減圧ＣＶＤ法によってノンドープの多結晶シ
リコンを堆積し、多結晶シリコン中にボロンイオン（11
Ｂ+）をイオン注入することによってなされる（図３、
図４）。次に、ＲＯＭコードの書き込み工程が行われ
る。本工程は、本発明の最も特徴とするものであり、ホ
トリソグラフィー技術によって、マトリックストランジ
スタのチャンネル領域となる多結晶シリコン膜（１５）
の領域上に選択的にホトレジスト膜（１６）を島状に残
し、該ホトレジスト膜（１６）をマスクとしてヒ素イオ
ン（75Ａｓ+）を多結晶シリコン膜（１５）中にイオン
注入することによってなされる。また、マトリックスト
ランジスタのソース・ドレイン拡散層となる領域には常
にヒ素イオン（75Ａｓ+）が注入されるので、本工程で
はソース・ドレイン拡散層のためのイオン注入工程を兼
ねたものとなっている点も特徴である。（図５、図
６）。
ｐ-型の多結晶シリコン膜（１５）を形成する。本工程
は、例えば減圧ＣＶＤ法によってノンドープの多結晶シ
リコンを堆積し、多結晶シリコン中にボロンイオン（11
Ｂ+）をイオン注入することによってなされる（図３、
図４）。次に、ＲＯＭコードの書き込み工程が行われ
る。本工程は、本発明の最も特徴とするものであり、ホ
トリソグラフィー技術によって、マトリックストランジ
スタのチャンネル領域となる多結晶シリコン膜（１５）
の領域上に選択的にホトレジスト膜（１６）を島状に残
し、該ホトレジスト膜（１６）をマスクとしてヒ素イオ
ン（75Ａｓ+）を多結晶シリコン膜（１５）中にイオン
注入することによってなされる。また、マトリックスト
ランジスタのソース・ドレイン拡散層となる領域には常
にヒ素イオン（75Ａｓ+）が注入されるので、本工程で
はソース・ドレイン拡散層のためのイオン注入工程を兼
ねたものとなっている点も特徴である。（図５、図
６）。
【００１１】次に、多結晶シリコン膜（１５）を選択的
にドライエッチングすることにより、ｎ+層（１４Ａ，
１４Ｂ）をゲート電極とし、ゲート絶縁膜（１３）を介
してポリシリコン膜（１５）内にｎ+型のソース拡散層
（Ｓ）、ドレイン拡散層（Ｄ）を有するマトリックスト
ランジスタ（QM11〜QM16)が完成する。なお、ｎ+層（１
４Ａ）はマトリックストランジスタ（QM11，QM13, QM1
5)のゲート電極であり、ｎ+層（１４Ｂ）はマトリック
ストランジスタ（QM12，QM14, QM16)のゲート電極であ
るが、これを一体として見ればワード線に相当するもの
である。
にドライエッチングすることにより、ｎ+層（１４Ａ，
１４Ｂ）をゲート電極とし、ゲート絶縁膜（１３）を介
してポリシリコン膜（１５）内にｎ+型のソース拡散層
（Ｓ）、ドレイン拡散層（Ｄ）を有するマトリックスト
ランジスタ（QM11〜QM16)が完成する。なお、ｎ+層（１
４Ａ）はマトリックストランジスタ（QM11，QM13, QM1
5)のゲート電極であり、ｎ+層（１４Ｂ）はマトリック
ストランジスタ（QM12，QM14, QM16)のゲート電極であ
るが、これを一体として見ればワード線に相当するもの
である。
【００１２】このようにして、ＲＯＭコードに応じて、
チャンネル領域にヒ素イオン（75Ａｓ+）が注入されず
ｐ-型のままとなっているマトリックストランジスタ（Q
M12，QM13, QM16）はエンハンスンメント型に形成さ
れ、一方チャンネル領域にヒ素イオン（75Ａｓ+）が注
入された結果、ｎ+型となっているマトリックストラン
ジスタ（QM11，QM14, QM15）はディプレッション型に形
成される（図７、図８）。
チャンネル領域にヒ素イオン（75Ａｓ+）が注入されず
ｐ-型のままとなっているマトリックストランジスタ（Q
M12，QM13, QM16）はエンハンスンメント型に形成さ
れ、一方チャンネル領域にヒ素イオン（75Ａｓ+）が注
入された結果、ｎ+型となっているマトリックストラン
ジスタ（QM11，QM14, QM15）はディプレッション型に形
成される（図７、図８）。
【００１３】この後は、常法の如く層間絶縁膜、Ａｌ配
線、パッシベーション膜を形成してマスクＲＯＭを完成
する。このように本発明のマスクＲＯＭの製造方法によ
れば、ＲＯＭコードの書き込み工程を多結晶シリコン膜
（１５）の形成後に繰り下げることにより、従来例より
もＲＯＭコードの書き込み工程からマスクＲＯＭ完成ま
での製造工程が短縮される。これにより、ＴＡＴを短縮
できる。
線、パッシベーション膜を形成してマスクＲＯＭを完成
する。このように本発明のマスクＲＯＭの製造方法によ
れば、ＲＯＭコードの書き込み工程を多結晶シリコン膜
（１５）の形成後に繰り下げることにより、従来例より
もＲＯＭコードの書き込み工程からマスクＲＯＭ完成ま
での製造工程が短縮される。これにより、ＴＡＴを短縮
できる。
【００１４】
【発明の効果】以上説明したように、本発明によればマ
トリックストランジスタの構造に変更を加えたことによ
り、ＲＯＭコード書き込み工程を多結晶シリコン膜（１
５）の形成後に繰り下げ、ＲＯＭコード書き込み工程か
らマスクＲＯＭの完成までの製造工程を短縮できる。
トリックストランジスタの構造に変更を加えたことによ
り、ＲＯＭコード書き込み工程を多結晶シリコン膜（１
５）の形成後に繰り下げ、ＲＯＭコード書き込み工程か
らマスクＲＯＭの完成までの製造工程を短縮できる。
【００１５】さらに本発明によれば、ＲＯＭコード書き
込み工程とソース・ドレイン拡散層形成のためのイオン
注入工程とが同時に行なわれるので、ソース・ドレイン
拡散層形成のためのイオン注入工程を省略できる。依っ
て、本発明はＴＡＴを短縮できるという利点を有するも
のである。
込み工程とソース・ドレイン拡散層形成のためのイオン
注入工程とが同時に行なわれるので、ソース・ドレイン
拡散層形成のためのイオン注入工程を省略できる。依っ
て、本発明はＴＡＴを短縮できるという利点を有するも
のである。
【図１】本発明のマスクＲＯＭの製造方法を示す第１の
平面図である。
平面図である。
【図２】図１におけるＡ−Ａ線断面図である。
【図３】本発明のマスクＲＯＭの製造方法を示す第２の
平面図である。
平面図である。
【図４】図３におけるＡ−Ａ線断面図である。
【図５】本発明のマスクＲＯＭの製造方法を示す第３の
平面図である。
平面図である。
【図６】図５におけるＡ−Ａ線断面図である。
【図７】本発明のマスクＲＯＭの製造方法を示す第４の
平面図である。
平面図である。
【図８】図７におけるＡ−Ａ線断面図である。
【図９】ＡＮＤ型のＲＯＭの回路図である。
【図１０】従来のマスクＲＯＭの製造方法を示す第１の
平面図である。
平面図である。
【図１１】図１０におけるＢ−Ｂ線断面図である。
【図１２】従来のマスクＲＯＭの製造方法を示す第２の
平面図である。
平面図である。
【図１３】図１２におけるＢ−Ｂ線断面図である。
【図１４】従来のマスクＲＯＭの製造方法を示す第３の
平面図である。
平面図である。
【図１５】図１４におけるＢ−Ｂ線断面図である。
Claims (1)
- 【請求項１】 一導電型の半導体基板（１１）の表面に
ゲート酸化膜（１３）を形成する工程と、 前記ゲート酸化膜（１３）下にゲート電極となる逆導電
型の拡散層（１４Ａ，１４Ｂ）を形成する工程と、 前記ゲート酸化膜（１３）上に一導電型で低濃度不純物
濃度を有する多結晶シリコン膜（１５）を形成する工程
と、 ＲＯＭコード書き込みのために、マトリックストランジ
スタのチャンネル領域となる多結晶シリコン膜（１５）
の領域上に選択的にホトレジスト膜（１６）を島状に形
成し、該ホトレジスト膜（１６）をマスクとして逆導電
型の不純物を多結晶シリコン膜（１５）中にイオン注入
する工程と、 前記多結晶シリコン膜（１５）を選択的にドライエッチ
ングすることによりマトリックストランジスタの逆導電
型のソース拡散層（Ｓ）およびドレイン拡散層（Ｄ）を
形成する工程とを有することを特徴としたマスクＲＯＭ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06163854A (ja) | 1992-11-17 | 1992-11-17 | マスクｒｏｍの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06163854A (ja) | 1992-11-17 | 1992-11-17 | マスクｒｏｍの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163854A true JPH06163854A (ja) | 1994-06-10 |
Family
ID=17966407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43A Pending JPH06163854A (ja) | 1992-11-17 | 1992-11-17 | マスクｒｏｍの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163854A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100290877B1 (ko) * | 1997-11-28 | 2001-07-12 | 김영환 | 반도체소자의 코딩방법 |
-
1992
- 1992-11-17 JP JP43A patent/JPH06163854A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100290877B1 (ko) * | 1997-11-28 | 2001-07-12 | 김영환 | 반도체소자의 코딩방법 |
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