JPH08222646A - マスクｒｏｍおよびその製造方法 - Google Patents
マスクｒｏｍおよびその製造方法Info
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- JPH08222646A JPH08222646A JP7021761A JP2176195A JPH08222646A JP H08222646 A JPH08222646 A JP H08222646A JP 7021761 A JP7021761 A JP 7021761A JP 2176195 A JP2176195 A JP 2176195A JP H08222646 A JPH08222646 A JP H08222646A
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Abstract
(57)【要約】
【目的】 納期を短縮できるマスクＲＯＭおよびその製
造方法を提供する。 【構成】 Ｐ型シリコン基板１１にソース・ドレイン領
域となる多数のｎ+ 型拡散層１４を形成し、各ｎ+ 型拡
散層１４の間においてＰ型シリコン基板１１の上にゲー
ト酸化膜１２を介してゲート電極１３を形成し、ゲート
電極１３を包囲するように層間絶縁膜１５を形成する。
以上で、直列接続した複数個のエンハンスメント型のＭ
ＯＳＦＥＴが形成される。そして、ｎ+ 型拡散層１４お
よび層間絶縁膜１５の上に高抵抗多結晶シリコン膜１６
を形成する。複数個のＭＯＳＦＥＴのうちの少なくと１
個のＭＯＳＦＥＴの上方に位置する多結晶シリコン膜に
不純物を拡散して低抵抗多結晶シリコン膜１７に変質さ
せ、それ以外の領域は高抵抗多結晶シリコン膜１６のま
まとする。
造方法を提供する。 【構成】 Ｐ型シリコン基板１１にソース・ドレイン領
域となる多数のｎ+ 型拡散層１４を形成し、各ｎ+ 型拡
散層１４の間においてＰ型シリコン基板１１の上にゲー
ト酸化膜１２を介してゲート電極１３を形成し、ゲート
電極１３を包囲するように層間絶縁膜１５を形成する。
以上で、直列接続した複数個のエンハンスメント型のＭ
ＯＳＦＥＴが形成される。そして、ｎ+ 型拡散層１４お
よび層間絶縁膜１５の上に高抵抗多結晶シリコン膜１６
を形成する。複数個のＭＯＳＦＥＴのうちの少なくと１
個のＭＯＳＦＥＴの上方に位置する多結晶シリコン膜に
不純物を拡散して低抵抗多結晶シリコン膜１７に変質さ
せ、それ以外の領域は高抵抗多結晶シリコン膜１６のま
まとする。
Description
【０００１】
【産業上の利用分野】この発明はマスクＲＯＭ（Ｒｅａ
ｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）およびその製造方法に関
するものである。
ｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）およびその製造方法に関
するものである。
【０００２】
【従来の技術】現在、種々のマスクＲＯＭが実用化され
ている。図６に従来のマスクＲＯＭの一例を示す。図６
は大容量化に適したＮＡＮＤ型のマスクＲＯＭの要部の
断面図である。このマスクＲＯＭは顧客のＲＯＭコード
を基にエンハンスメント型ＭＯＳＦＥＴ（ＭＯＳ型電界
効果トランジスタ）とデプレッション型ＭＯＳＦＥＴを
半導体基板上に作り分けている。図６（ａ）において、
１はＰ型シリコン基板、２はゲート酸化膜、３はゲート
電極、４はｎ+ 型拡散層（ソースまたはドレインとな
る）、５はｎ- 型拡散層、６は層間絶縁膜、７はメタル
配線である。
ている。図６に従来のマスクＲＯＭの一例を示す。図６
は大容量化に適したＮＡＮＤ型のマスクＲＯＭの要部の
断面図である。このマスクＲＯＭは顧客のＲＯＭコード
を基にエンハンスメント型ＭＯＳＦＥＴ（ＭＯＳ型電界
効果トランジスタ）とデプレッション型ＭＯＳＦＥＴを
半導体基板上に作り分けている。図６（ａ）において、
１はＰ型シリコン基板、２はゲート酸化膜、３はゲート
電極、４はｎ+ 型拡散層（ソースまたはドレインとな
る）、５はｎ- 型拡散層、６は層間絶縁膜、７はメタル
配線である。
【０００３】図６（ｂ）に同図（ａ）の等価回路図を示
す。図６に示したマスクＲＯＭは８個のＭＯＳＦＥＴが
直列に接続された構造になっている。図６に示した例で
は、ｎ- 型拡散層５がゲート電極３直下に形成されたＧ
２とＧ６のトランジスタがデプレッション型ＭＯＳＦＥ
Ｔである。一方、その他のＧ１とＧ３とＧ４とＧ５とＧ
７とＧ８のトランジスタがエンハンスメント型ＭＯＳＦ
ＥＴである。
す。図６に示したマスクＲＯＭは８個のＭＯＳＦＥＴが
直列に接続された構造になっている。図６に示した例で
は、ｎ- 型拡散層５がゲート電極３直下に形成されたＧ
２とＧ６のトランジスタがデプレッション型ＭＯＳＦＥ
Ｔである。一方、その他のＧ１とＧ３とＧ４とＧ５とＧ
７とＧ８のトランジスタがエンハンスメント型ＭＯＳＦ
ＥＴである。
【０００４】つぎに、図６に示したマスクＲＯＭの読み
出し動作について簡単に説明する。図６（ｂ）におい
て、ビット線に５Ｖを印加し、読み出したいトランジス
タのゲート電極に０Ｖを、その他のトランジスタのゲー
ト電極に５Ｖを印加する。例えば、Ｇ１のトランジスタ
を読み出す場合、Ｇ１のトランジスタのゲート電極に０
Ｖを、他の７個（Ｇ２〜Ｇ８）のトランジスタのゲート
電極に５Ｖを印加する。このとき、Ｇ１のトランジスタ
はエンハンスメント型ＭＯＳＦＥＴであるので、ゲート
電圧が０Ｖではオフ状態であり、ビット線〜共通ソース
間に電流は流れない。
出し動作について簡単に説明する。図６（ｂ）におい
て、ビット線に５Ｖを印加し、読み出したいトランジス
タのゲート電極に０Ｖを、その他のトランジスタのゲー
ト電極に５Ｖを印加する。例えば、Ｇ１のトランジスタ
を読み出す場合、Ｇ１のトランジスタのゲート電極に０
Ｖを、他の７個（Ｇ２〜Ｇ８）のトランジスタのゲート
電極に５Ｖを印加する。このとき、Ｇ１のトランジスタ
はエンハンスメント型ＭＯＳＦＥＴであるので、ゲート
電圧が０Ｖではオフ状態であり、ビット線〜共通ソース
間に電流は流れない。
【０００５】つぎに、Ｇ２のトランジスタを読み出す場
合、Ｇ２のトランジスタのゲート電極に０Ｖを、他の７
個（Ｇ１，Ｇ３〜Ｇ８）のトランジスタのゲート電極に
５Ｖを印加する。このとき、Ｇ２のトランジスタはデプ
レッション型ＭＯＳＦＥＴであるので、ゲート電圧が０
Ｖでもオン状態であり、ビット線〜共通ソース間に電流
が流れる。
合、Ｇ２のトランジスタのゲート電極に０Ｖを、他の７
個（Ｇ１，Ｇ３〜Ｇ８）のトランジスタのゲート電極に
５Ｖを印加する。このとき、Ｇ２のトランジスタはデプ
レッション型ＭＯＳＦＥＴであるので、ゲート電圧が０
Ｖでもオン状態であり、ビット線〜共通ソース間に電流
が流れる。
【０００６】以上のように、ビット線〜共通ソース間に
流れる電流を検知することで、ＭＯＳＦＥＴに書き込ま
れた情報（すなわち、エンハンスメント型であるか、デ
プレッション型であるか）を読み出すことができる。つ
ぎに、図６のマスクＲＯＭの製造方法について簡単に述
べ、ＭＯＳＦＥＴに情報を書き込む方法を説明する。図
６（ａ）において、まずＰ型シリコン基板１上に素子分
離領域（図中では省略している）を形成後、デプレッシ
ョン型にするトランジスタのチャンネル領域（ゲート電
極の下部）にｎ型の不純物として例えばリンをイオン注
入法にて導入し、熱処理を施してｎ- 型拡散層５を形成
する。このとき、エンハンスメント型にするトランジス
タのチャンネル領域はフォトレジストで不純物が注入さ
れないように保護しておく。
流れる電流を検知することで、ＭＯＳＦＥＴに書き込ま
れた情報（すなわち、エンハンスメント型であるか、デ
プレッション型であるか）を読み出すことができる。つ
ぎに、図６のマスクＲＯＭの製造方法について簡単に述
べ、ＭＯＳＦＥＴに情報を書き込む方法を説明する。図
６（ａ）において、まずＰ型シリコン基板１上に素子分
離領域（図中では省略している）を形成後、デプレッシ
ョン型にするトランジスタのチャンネル領域（ゲート電
極の下部）にｎ型の不純物として例えばリンをイオン注
入法にて導入し、熱処理を施してｎ- 型拡散層５を形成
する。このとき、エンハンスメント型にするトランジス
タのチャンネル領域はフォトレジストで不純物が注入さ
れないように保護しておく。
【０００７】このように図６のマスクＲＯＭでは、デプ
レッション型ＭＯＳＦＥＴとエンハンスメント型ＭＯＳ
ＦＥＴを、上記フォトレジスト形成工程とリンをイオン
注入する工程で作り分けている。つぎに、ゲート酸化膜
２とゲート電極３を形成後、ｎ+ 型拡散層４をゲート電
極に対して自己整合的に形成する。
レッション型ＭＯＳＦＥＴとエンハンスメント型ＭＯＳ
ＦＥＴを、上記フォトレジスト形成工程とリンをイオン
注入する工程で作り分けている。つぎに、ゲート酸化膜
２とゲート電極３を形成後、ｎ+ 型拡散層４をゲート電
極に対して自己整合的に形成する。
【０００８】つぎに層間絶縁膜６を形成後、コンタクト
窓とメタル配線７を形成することで図６（ａ）に示した
マスクＲＯＭが完成する。
窓とメタル配線７を形成することで図６（ａ）に示した
マスクＲＯＭが完成する。
【０００９】
【発明が解決しようとする課題】しかしながら、図６に
示した従来のマスクＲＯＭでは情報の書き込みを製造工
程の前半に、つまりＭＯＳＦＥＴトランジスタの形成前
に行う必要があり、顧客からＲＯＭコード入手後、製品
が完成するまでさらに多数の工程が必要であるため、納
期が長くかかる欠点があった。
示した従来のマスクＲＯＭでは情報の書き込みを製造工
程の前半に、つまりＭＯＳＦＥＴトランジスタの形成前
に行う必要があり、顧客からＲＯＭコード入手後、製品
が完成するまでさらに多数の工程が必要であるため、納
期が長くかかる欠点があった。
【００１０】この発明の目的は、納期の短縮を図ること
ができるマスクＲＯＭおよびその製造方法を提供するこ
とである。
ができるマスクＲＯＭおよびその製造方法を提供するこ
とである。
【００１１】
【課題を解決するための手段】請求項１のマスクＲＯＭ
は、半導体基板上に複数のエンハンスメント型のＭＯＳ
ＦＥＴを形成し、この複数のＭＯＳＦＥＴの各ゲート電
極を絶縁膜で被覆し、この絶縁膜上に複数のＭＯＳＦＥ
Ｔの各ソース・ドレインと接触する高抵抗膜を形成して
いる。この場合、高抵抗膜の一部の領域が低抵抗膜に変
質されて、複数のＭＯＳＦＥＴのうちの少なくとも１個
のトランジスタのソース・ドレイン間が低抵抗膜により
短絡状態となっている。
は、半導体基板上に複数のエンハンスメント型のＭＯＳ
ＦＥＴを形成し、この複数のＭＯＳＦＥＴの各ゲート電
極を絶縁膜で被覆し、この絶縁膜上に複数のＭＯＳＦＥ
Ｔの各ソース・ドレインと接触する高抵抗膜を形成して
いる。この場合、高抵抗膜の一部の領域が低抵抗膜に変
質されて、複数のＭＯＳＦＥＴのうちの少なくとも１個
のトランジスタのソース・ドレイン間が低抵抗膜により
短絡状態となっている。
【００１２】請求項２記載のマスクＲＯＭの製造方法
は、まず半導体基板上に形成された複数のエンハンスメ
ント型のＭＯＳＦＥＴの各ゲート電極の上面および両側
面に、絶縁膜を形成する。ついで、絶縁膜上およびＭＯ
ＳＦＥＴのソース・ドレインとなる拡散層上に、高抵抗
の多結晶シリコン膜を形成する。ついで、多結晶シリコ
ン膜の複数のＭＯＳＦＥＴのうちの少なくとも１個のＭ
ＯＳＦＥＴの上方領域に、イオン注入法により不純物を
注入し熱処理して低抵抗の多結晶シリコン膜を形成する
ことにより、複数のＭＯＳＦＥＴのうちの少なくとも１
個のＭＯＳＦＥＴのソース・ドレイン間を低抵抗の多結
晶シリコン膜により短絡する。
は、まず半導体基板上に形成された複数のエンハンスメ
ント型のＭＯＳＦＥＴの各ゲート電極の上面および両側
面に、絶縁膜を形成する。ついで、絶縁膜上およびＭＯ
ＳＦＥＴのソース・ドレインとなる拡散層上に、高抵抗
の多結晶シリコン膜を形成する。ついで、多結晶シリコ
ン膜の複数のＭＯＳＦＥＴのうちの少なくとも１個のＭ
ＯＳＦＥＴの上方領域に、イオン注入法により不純物を
注入し熱処理して低抵抗の多結晶シリコン膜を形成する
ことにより、複数のＭＯＳＦＥＴのうちの少なくとも１
個のＭＯＳＦＥＴのソース・ドレイン間を低抵抗の多結
晶シリコン膜により短絡する。
【００１３】請求項３記載のマスクＲＯＭの製造方法
は、まず半導体基板上に形成された複数のエンハンスメ
ント型のＭＯＳＦＥＴのゲート電極の上面および両側面
に、第１の絶縁膜を形成する。ついで、第１の絶縁膜上
およびＭＯＳＦＥＴのソース・ドレインとなる拡散層上
に、高抵抗の多結晶シリコン膜を形成する。ついで、多
結晶シリコン膜上に第２の絶縁膜を形成する。ついで、
第２の絶縁膜の複数のＭＯＳＦＥＴのうちの少なくとも
１個のＭＯＳＦＥＴの上方の領域を除去して下地の高抵
抗の多結晶シリコン膜を露出する。ついで、露出された
高抵抗の多結晶シリコン膜の部分に気相にて不純物を拡
散させ低抵抗の多結晶シリコン膜を形成することによ
り、複数のＭＯＳＦＥＴのうちの少なくとも１個のＭＯ
ＳＦＥＴのソース・ドレイン間を低抵抗の多結晶シリコ
ン膜により短絡する。
は、まず半導体基板上に形成された複数のエンハンスメ
ント型のＭＯＳＦＥＴのゲート電極の上面および両側面
に、第１の絶縁膜を形成する。ついで、第１の絶縁膜上
およびＭＯＳＦＥＴのソース・ドレインとなる拡散層上
に、高抵抗の多結晶シリコン膜を形成する。ついで、多
結晶シリコン膜上に第２の絶縁膜を形成する。ついで、
第２の絶縁膜の複数のＭＯＳＦＥＴのうちの少なくとも
１個のＭＯＳＦＥＴの上方の領域を除去して下地の高抵
抗の多結晶シリコン膜を露出する。ついで、露出された
高抵抗の多結晶シリコン膜の部分に気相にて不純物を拡
散させ低抵抗の多結晶シリコン膜を形成することによ
り、複数のＭＯＳＦＥＴのうちの少なくとも１個のＭＯ
ＳＦＥＴのソース・ドレイン間を低抵抗の多結晶シリコ
ン膜により短絡する。
【００１４】請求項４記載のマスクＲＯＭは、まず半導
体基板上に形成された複数のエンハンスメント型のＭＯ
ＳＦＥＴのゲート電極の上面および両側面に、第１の絶
縁膜を形成する。ついで、第１の絶縁膜上およびＭＯＳ
ＦＥＴのソース・ドレインとなる拡散層上に、高抵抗の
多結晶シリコン膜を形成する。ついで、多結晶シリコン
膜上に第２の絶縁膜を形成する。ついで、第２の絶縁膜
の複数のＭＯＳＦＥＴのうちの少なくとも１個のＭＯＳ
ＦＥＴの上方の領域を除去して下地の高抵抗の多結晶シ
リコン膜を露出する。ついで、露出された高抵抗の多結
晶シリコン膜部分と第２の絶縁膜の上に不純物を添加し
た酸化膜を形成する。ついで、熱処理を施して不純物を
露出された高抵抗の多結晶シリコン膜部分に拡散させ低
抵抗の多結晶シリコン膜を形成することにより、複数の
ＭＯＳＦＥＴのうちの少なくとも１個のＭＯＳＦＥＴの
ソース・ドレイン間を低抵抗の多結晶シリコン膜により
短絡する。
体基板上に形成された複数のエンハンスメント型のＭＯ
ＳＦＥＴのゲート電極の上面および両側面に、第１の絶
縁膜を形成する。ついで、第１の絶縁膜上およびＭＯＳ
ＦＥＴのソース・ドレインとなる拡散層上に、高抵抗の
多結晶シリコン膜を形成する。ついで、多結晶シリコン
膜上に第２の絶縁膜を形成する。ついで、第２の絶縁膜
の複数のＭＯＳＦＥＴのうちの少なくとも１個のＭＯＳ
ＦＥＴの上方の領域を除去して下地の高抵抗の多結晶シ
リコン膜を露出する。ついで、露出された高抵抗の多結
晶シリコン膜部分と第２の絶縁膜の上に不純物を添加し
た酸化膜を形成する。ついで、熱処理を施して不純物を
露出された高抵抗の多結晶シリコン膜部分に拡散させ低
抵抗の多結晶シリコン膜を形成することにより、複数の
ＭＯＳＦＥＴのうちの少なくとも１個のＭＯＳＦＥＴの
ソース・ドレイン間を低抵抗の多結晶シリコン膜により
短絡する。
【００１５】
【作用】請求項１記載のマスクＲＯＭによれば、ＭＯＳ
ＦＥＴ上に形成された多結晶シリコン膜の抵抗値を変え
ることでＲＯＭコードを書き込めるので、半導体基板上
にＭＯＳＦＥＴと絶縁膜と高抵抗膜を形成した状態のも
のを半製品として準備しておけば、後はＲＯＭコードに
応じて多結晶シリコン膜の抵抗値を変えるだけでよく、
その後にＭＯＳＦＥＴの形成工程はなく、マスクＲＯＭ
の納期を短縮できる作用がある。
ＦＥＴ上に形成された多結晶シリコン膜の抵抗値を変え
ることでＲＯＭコードを書き込めるので、半導体基板上
にＭＯＳＦＥＴと絶縁膜と高抵抗膜を形成した状態のも
のを半製品として準備しておけば、後はＲＯＭコードに
応じて多結晶シリコン膜の抵抗値を変えるだけでよく、
その後にＭＯＳＦＥＴの形成工程はなく、マスクＲＯＭ
の納期を短縮できる作用がある。
【００１６】請求項２記載のマスクＲＯＭの製造方法に
よれば、ＭＯＳＦＥＴ上に形成された多結晶シリコン膜
の抵抗値をイオン注入法で変えることでＲＯＭコードの
書き込みができるので、半導体基板上にＭＯＳＦＥＴと
絶縁膜と高抵抗多結晶シリコン膜を形成した状態のもの
を半製品として準備しておけば、後はイオン注入法によ
りＲＯＭコードに応じて多結晶シリコン膜の抵抗値を変
えるだけでよく、その後にＭＯＳＦＥＴの形成工程はな
く、マスクＲＯＭの納期を短縮できる作用がある。
よれば、ＭＯＳＦＥＴ上に形成された多結晶シリコン膜
の抵抗値をイオン注入法で変えることでＲＯＭコードの
書き込みができるので、半導体基板上にＭＯＳＦＥＴと
絶縁膜と高抵抗多結晶シリコン膜を形成した状態のもの
を半製品として準備しておけば、後はイオン注入法によ
りＲＯＭコードに応じて多結晶シリコン膜の抵抗値を変
えるだけでよく、その後にＭＯＳＦＥＴの形成工程はな
く、マスクＲＯＭの納期を短縮できる作用がある。
【００１７】請求項３記載のマスクＲＯＭの製造方法に
よれば、ＭＯＳＦＥＴ上に形成された多結晶シリコン膜
の抵抗値を気相拡散で変えることでＲＯＭコードの書き
込みができるので、半導体基板上にＭＯＳＦＥＴと第１
および第２の絶縁膜と高抵抗多結晶シリコン膜を形成し
た状態のものを半製品として準備しておけば、後は気相
拡散法によりＲＯＭコードに応じて多結晶シリコン膜の
抵抗値を変えるだけでよく、その後にＭＯＳＦＥＴの形
成工程はなく、マスクＲＯＭの納期を短縮できるととも
に製造コストを低減できる作用を有する。
よれば、ＭＯＳＦＥＴ上に形成された多結晶シリコン膜
の抵抗値を気相拡散で変えることでＲＯＭコードの書き
込みができるので、半導体基板上にＭＯＳＦＥＴと第１
および第２の絶縁膜と高抵抗多結晶シリコン膜を形成し
た状態のものを半製品として準備しておけば、後は気相
拡散法によりＲＯＭコードに応じて多結晶シリコン膜の
抵抗値を変えるだけでよく、その後にＭＯＳＦＥＴの形
成工程はなく、マスクＲＯＭの納期を短縮できるととも
に製造コストを低減できる作用を有する。
【００１８】請求項４記載のマスクＲＯＭの製造方法に
よれば、ＭＯＳＦＥＴ上に形成された多結晶シリコン膜
の抵抗値を層間絶縁膜からの不純物拡散で変えることで
ＲＯＭコードの書き込みができるので、半導体基板上に
ＭＯＳＦＥＴと第１および第２の絶縁膜と高抵抗多結晶
シリコン膜を形成した状態のものを半製品として準備し
ておけば、後は不純物拡散法によりＲＯＭコードに応じ
て多結晶シリコン膜の抵抗値を変えるだけでよく、その
後にＭＯＳＦＥＴの形成工程はなく、マスクＲＯＭの納
期をさらに短縮できるとともに製造コストもさらに低減
できる作用を有する。
よれば、ＭＯＳＦＥＴ上に形成された多結晶シリコン膜
の抵抗値を層間絶縁膜からの不純物拡散で変えることで
ＲＯＭコードの書き込みができるので、半導体基板上に
ＭＯＳＦＥＴと第１および第２の絶縁膜と高抵抗多結晶
シリコン膜を形成した状態のものを半製品として準備し
ておけば、後は不純物拡散法によりＲＯＭコードに応じ
て多結晶シリコン膜の抵抗値を変えるだけでよく、その
後にＭＯＳＦＥＴの形成工程はなく、マスクＲＯＭの納
期をさらに短縮できるとともに製造コストもさらに低減
できる作用を有する。
【００１９】
【実施例】この発明をＮチャンネル型ＭＯＳＦＥＴで構
成されたＮＡＮＤ型のマスクＲＯＭに適用したときの一
実施例を図１に、また、上記マスクＲＯＭの製造方法の
第１ないし第３の実施例を図２ないし図５に示す。図１
（ａ）はこの発明の一実施例のマスクＲＯＭの要部の断
面図を示し、また同図（ｂ）はその等価回路図を示す。
図１（ａ）において、１１はＰ型シリコン基板、１２は
ゲート酸化膜、１３はゲート電極、１４はｎ+ 型拡散層
（ソースまたはドレインとなる）、１５は第１の層間絶
縁膜、１６は高抵抗多結晶シリコン膜（請求項１におけ
る高抵抗膜）、１７は低抵抗多結晶シリコン膜（請求項
１における低抵抗膜）、１８は第２の層間絶縁膜、１９
はメタル配線である。
成されたＮＡＮＤ型のマスクＲＯＭに適用したときの一
実施例を図１に、また、上記マスクＲＯＭの製造方法の
第１ないし第３の実施例を図２ないし図５に示す。図１
（ａ）はこの発明の一実施例のマスクＲＯＭの要部の断
面図を示し、また同図（ｂ）はその等価回路図を示す。
図１（ａ）において、１１はＰ型シリコン基板、１２は
ゲート酸化膜、１３はゲート電極、１４はｎ+ 型拡散層
（ソースまたはドレインとなる）、１５は第１の層間絶
縁膜、１６は高抵抗多結晶シリコン膜（請求項１におけ
る高抵抗膜）、１７は低抵抗多結晶シリコン膜（請求項
１における低抵抗膜）、１８は第２の層間絶縁膜、１９
はメタル配線である。
【００２０】このマスクＲＯＭは、Ｐ型シリコン基板１
１上に複数のエンハンスメント型のＭＯＳＦＥＴ（ｎ+
型拡散層１４，ゲート酸化膜１２，ゲート電極１３）を
形成し、この複数のＭＯＳＦＥＴの各ゲート電極１３を
第１の層間絶縁膜１５で被覆し、この第１の層間絶縁膜
１５上に複数のＭＯＳＦＥＴの各ソース・ドレインとな
るｎ+ 型拡散層１４と接触する高抵抗多結晶シリコン膜
１６を形成している。この場合、高抵抗多結晶シリコン
膜１６の一部の領域が低抵抗多結晶シリコン膜１７に変
質されて、複数のＭＯＳＦＥＴのうちの少なくとも１個
のトランジスタのソース・ドレイン間が低抵抗多結晶シ
リコン膜１７により短絡状態となっている。
１上に複数のエンハンスメント型のＭＯＳＦＥＴ（ｎ+
型拡散層１４，ゲート酸化膜１２，ゲート電極１３）を
形成し、この複数のＭＯＳＦＥＴの各ゲート電極１３を
第１の層間絶縁膜１５で被覆し、この第１の層間絶縁膜
１５上に複数のＭＯＳＦＥＴの各ソース・ドレインとな
るｎ+ 型拡散層１４と接触する高抵抗多結晶シリコン膜
１６を形成している。この場合、高抵抗多結晶シリコン
膜１６の一部の領域が低抵抗多結晶シリコン膜１７に変
質されて、複数のＭＯＳＦＥＴのうちの少なくとも１個
のトランジスタのソース・ドレイン間が低抵抗多結晶シ
リコン膜１７により短絡状態となっている。
【００２１】この発明の一実施例のマスクＲＯＭは、図
１（ｂ）の等価回路図で示すように直列接続された８個
のエンハンスメント型ＭＯＳＦＥＴ（Ｇ１〜Ｇ８）と、
その上に形成された多結晶シリコン膜（図１（ａ）参
照）で構成されている。そして、顧客のＲＯＭコードを
基に高抵抗の多結晶シリコン膜と低抵抗の多結晶シリコ
ン膜を作り分けている。
１（ｂ）の等価回路図で示すように直列接続された８個
のエンハンスメント型ＭＯＳＦＥＴ（Ｇ１〜Ｇ８）と、
その上に形成された多結晶シリコン膜（図１（ａ）参
照）で構成されている。そして、顧客のＲＯＭコードを
基に高抵抗の多結晶シリコン膜と低抵抗の多結晶シリコ
ン膜を作り分けている。
【００２２】図１に示した実施例では、Ｇ２のエンハン
スメント型ＭＯＳＦＥＴとＧ６のエンハンスメント型Ｍ
ＯＳＦＥＴのそれぞれのソースおよびドレイン間に低抵
抗多結晶シリコン膜１７が形成されており、その他（Ｇ
１，Ｇ３，Ｇ４，Ｇ５，Ｇ７，Ｇ８）のエンハンスメン
ト型ＭＯＳＦＥＴのそれぞれのソースおよびドレイン間
には高抵抗多結晶シリコン膜１６が形成されている。な
お、図１（ｂ）では、低抵抗多結晶シリコン膜１７の
み、抵抗のシンボルで示している。
スメント型ＭＯＳＦＥＴとＧ６のエンハンスメント型Ｍ
ＯＳＦＥＴのそれぞれのソースおよびドレイン間に低抵
抗多結晶シリコン膜１７が形成されており、その他（Ｇ
１，Ｇ３，Ｇ４，Ｇ５，Ｇ７，Ｇ８）のエンハンスメン
ト型ＭＯＳＦＥＴのそれぞれのソースおよびドレイン間
には高抵抗多結晶シリコン膜１６が形成されている。な
お、図１（ｂ）では、低抵抗多結晶シリコン膜１７の
み、抵抗のシンボルで示している。
【００２３】この実施例の場合、高抵抗多結晶シリコン
膜１６のシート抵抗は約１０12Ω・ｃｍ程度であり、低
抵抗多結晶シリコン膜１７のシート抵抗は約１０2 Ω・
ｃｍ程度である。このように、高抵抗多結晶シリコン膜
１６の抵抗値は非常に高く、ほとんど絶縁体と等価であ
るとみなせるので、この実施例のマスクＲＯＭの等価回
路は、図１（ｂ）に示すように、Ｇ２とＧ６のエンハン
スメント型ＭＯＳＦＥＴのソースおよびドレイン間が低
抵抗Ｒ１，Ｒ１で短絡されているとみなすことができ
る。
膜１６のシート抵抗は約１０12Ω・ｃｍ程度であり、低
抵抗多結晶シリコン膜１７のシート抵抗は約１０2 Ω・
ｃｍ程度である。このように、高抵抗多結晶シリコン膜
１６の抵抗値は非常に高く、ほとんど絶縁体と等価であ
るとみなせるので、この実施例のマスクＲＯＭの等価回
路は、図１（ｂ）に示すように、Ｇ２とＧ６のエンハン
スメント型ＭＯＳＦＥＴのソースおよびドレイン間が低
抵抗Ｒ１，Ｒ１で短絡されているとみなすことができ
る。
【００２４】つぎに、図１に示したこの発明の一実施例
のマスクＲＯＭの読み出し動作について簡単に説明す
る。図１（ｂ）において、ビット線に５Ｖを印加し、読
み出したいエンハンスメント型ＭＯＳＦＥＴのゲート電
極に０Ｖを、その他のエンハンスメント型ＭＯＳＦＥＴ
のゲート電極に５Ｖを印加する。例えば、Ｇ１のエンハ
ンスメント型ＭＯＳＦＥＴを読み出す場合、Ｇ１のエン
ハンスメント型ＭＯＳＦＥＴのゲート電極に０Ｖを、他
の７個（Ｇ２〜Ｇ８）のエンハンスメント型ＭＯＳＦＥ
Ｔのゲート電極に５Ｖを印加する。このとき、Ｇ１はエ
ンハンスメント型ＭＯＳＦＥＴであるので、ゲート電圧
が０Ｖではオフ状態であり、ビット線〜共通ソース間に
電流は流れない。
のマスクＲＯＭの読み出し動作について簡単に説明す
る。図１（ｂ）において、ビット線に５Ｖを印加し、読
み出したいエンハンスメント型ＭＯＳＦＥＴのゲート電
極に０Ｖを、その他のエンハンスメント型ＭＯＳＦＥＴ
のゲート電極に５Ｖを印加する。例えば、Ｇ１のエンハ
ンスメント型ＭＯＳＦＥＴを読み出す場合、Ｇ１のエン
ハンスメント型ＭＯＳＦＥＴのゲート電極に０Ｖを、他
の７個（Ｇ２〜Ｇ８）のエンハンスメント型ＭＯＳＦＥ
Ｔのゲート電極に５Ｖを印加する。このとき、Ｇ１はエ
ンハンスメント型ＭＯＳＦＥＴであるので、ゲート電圧
が０Ｖではオフ状態であり、ビット線〜共通ソース間に
電流は流れない。
【００２５】つぎに、Ｇ２のエンハンスメント型ＭＯＳ
ＦＥＴを読み出す場合、Ｇ２のエンハンスメント型ＭＯ
ＳＦＥＴのゲート電極に０Ｖを、他の７個（Ｇ１，Ｇ３
〜Ｇ８）のエンハンスメント型ＭＯＳＦＥＴのゲート電
極に５Ｖを印加する。このとき、Ｇ２もエンハンスメン
ト型ＭＯＳＦＥＴであるので、ゲート電圧が０Ｖではオ
フ状態となり、ＭＯＳＦＥＴのチャンネル部分には電流
は流れない。しかし、Ｇ２のＭＯＳＦＥＴのソース〜ド
レイン間は低抵抗多結晶シリコン膜で短絡されているの
で、この低抵抗多結晶シリコン膜を通して電流が流れる
ことでビット線〜共通ソース間にも電流が流れる。
ＦＥＴを読み出す場合、Ｇ２のエンハンスメント型ＭＯ
ＳＦＥＴのゲート電極に０Ｖを、他の７個（Ｇ１，Ｇ３
〜Ｇ８）のエンハンスメント型ＭＯＳＦＥＴのゲート電
極に５Ｖを印加する。このとき、Ｇ２もエンハンスメン
ト型ＭＯＳＦＥＴであるので、ゲート電圧が０Ｖではオ
フ状態となり、ＭＯＳＦＥＴのチャンネル部分には電流
は流れない。しかし、Ｇ２のＭＯＳＦＥＴのソース〜ド
レイン間は低抵抗多結晶シリコン膜で短絡されているの
で、この低抵抗多結晶シリコン膜を通して電流が流れる
ことでビット線〜共通ソース間にも電流が流れる。
【００２６】以上のように、ビット線〜共通ソース間に
流れる電流を検知することで、マスクＲＯＭに書き込ま
れた情報（すなわち、高抵抗多結晶シリコン膜である
か、低抵抗多結晶シリコン膜であるか）を判別すること
ができる。この実施例のマスクＲＯＭは、ＭＯＳＦＥＴ
上に形成された高抵抗多結晶シリコン膜１６の抵抗値を
変えて低抵抗多結晶シリコン膜１７にすることでＲＯＭ
コードを書き込めるので、Ｐ型シリコン基板１１上にＭ
ＯＳＦＥＴ（ｎ+ 型拡散層１４，ゲート酸化膜１２，ゲ
ート電極１３）と第１の層間絶縁膜１５と高抵抗多結晶
シリコン膜１６を形成した状態のものを半製品として準
備しておけば、後はＲＯＭコードに応じて高抵抗多結晶
シリコン膜１６の抵抗値を部分的に変えるだけでよく、
その後にＭＯＳＦＥＴの形成工程はないので、マスクＲ
ＯＭの納期を短縮できる。
流れる電流を検知することで、マスクＲＯＭに書き込ま
れた情報（すなわち、高抵抗多結晶シリコン膜である
か、低抵抗多結晶シリコン膜であるか）を判別すること
ができる。この実施例のマスクＲＯＭは、ＭＯＳＦＥＴ
上に形成された高抵抗多結晶シリコン膜１６の抵抗値を
変えて低抵抗多結晶シリコン膜１７にすることでＲＯＭ
コードを書き込めるので、Ｐ型シリコン基板１１上にＭ
ＯＳＦＥＴ（ｎ+ 型拡散層１４，ゲート酸化膜１２，ゲ
ート電極１３）と第１の層間絶縁膜１５と高抵抗多結晶
シリコン膜１６を形成した状態のものを半製品として準
備しておけば、後はＲＯＭコードに応じて高抵抗多結晶
シリコン膜１６の抵抗値を部分的に変えるだけでよく、
その後にＭＯＳＦＥＴの形成工程はないので、マスクＲ
ＯＭの納期を短縮できる。
【００２７】つぎに、この発明のマスクＲＯＭの製造方
法の第１の実施例について、図２と図３の工程順要部断
面図を用いて詳しく説明する。まず、図２（ａ）に示す
ように、Ｐ型シリコン基板１１上に９００℃の熱酸化に
て膜厚約２０ｎｍのゲート酸化膜１２を形成後、ＬＰＣ
ＶＤ法にて膜厚約３００ｎｍの多結晶シリコン膜１３ａ
を形成し、ＰＯＣｌ3 雰囲気中で熱処理を施すことでリ
ンを約１０20ｃｍ-3程度ドーピングする。さらに、多結
晶シリコン膜１３ａ上にＬＰＣＶＤ法にて膜厚約１５０
ｎｍのＣＶＤ酸化膜２０を形成し、続けてフォトレジス
ト２１をパターニングする。
法の第１の実施例について、図２と図３の工程順要部断
面図を用いて詳しく説明する。まず、図２（ａ）に示す
ように、Ｐ型シリコン基板１１上に９００℃の熱酸化に
て膜厚約２０ｎｍのゲート酸化膜１２を形成後、ＬＰＣ
ＶＤ法にて膜厚約３００ｎｍの多結晶シリコン膜１３ａ
を形成し、ＰＯＣｌ3 雰囲気中で熱処理を施すことでリ
ンを約１０20ｃｍ-3程度ドーピングする。さらに、多結
晶シリコン膜１３ａ上にＬＰＣＶＤ法にて膜厚約１５０
ｎｍのＣＶＤ酸化膜２０を形成し、続けてフォトレジス
ト２１をパターニングする。
【００２８】つぎに、図２（ｂ）に示すように、フォト
レジスト２１をマスクにして、ＣＶＤ酸化膜２０を反応
性イオンエッチング（ＲＩＥ）法にて除去後、続けて多
結晶シリコン膜１３ａを同じくＲＩＥ法にてエッチング
することでゲート電極１３に加工する。このエッチング
後、周知のアッシング処理にてフォトレジスト２１を除
去する。つぎに、ＣＶＤ酸化膜２０をマスクにイオン注
入法にてヒ素を加速エネルギー約８０ＫｅＶ、ドーズ量
５×１０5 ｃｍ-2の条件でイオン注入し、約９００℃で
熱処理することでｎ+ 型拡散層１４を形成する。
レジスト２１をマスクにして、ＣＶＤ酸化膜２０を反応
性イオンエッチング（ＲＩＥ）法にて除去後、続けて多
結晶シリコン膜１３ａを同じくＲＩＥ法にてエッチング
することでゲート電極１３に加工する。このエッチング
後、周知のアッシング処理にてフォトレジスト２１を除
去する。つぎに、ＣＶＤ酸化膜２０をマスクにイオン注
入法にてヒ素を加速エネルギー約８０ＫｅＶ、ドーズ量
５×１０5 ｃｍ-2の条件でイオン注入し、約９００℃で
熱処理することでｎ+ 型拡散層１４を形成する。
【００２９】つぎに、ゲート酸化膜１２とＣＶＤ酸化膜
２０上にＬＰＣＶＤ法にて膜厚約２００ｎｍの第２のＣ
ＶＤ酸化膜（図示せず）を形成し、続けてＲＩＥ法にて
ｎ+型拡散層１４上の第２のＣＶＤ酸化膜およびゲート
酸化膜１２を除去することで、図２（ｃ）に示すように
ゲート電極１３およびＣＶＤ酸化膜２０の側壁に第２の
ＣＶＤ酸化膜からなるサイドウォール酸化膜２２を形成
する。
２０上にＬＰＣＶＤ法にて膜厚約２００ｎｍの第２のＣ
ＶＤ酸化膜（図示せず）を形成し、続けてＲＩＥ法にて
ｎ+型拡散層１４上の第２のＣＶＤ酸化膜およびゲート
酸化膜１２を除去することで、図２（ｃ）に示すように
ゲート電極１３およびＣＶＤ酸化膜２０の側壁に第２の
ＣＶＤ酸化膜からなるサイドウォール酸化膜２２を形成
する。
【００３０】つぎに、図２（ｄ）に示すように、ｎ+ 型
拡散層１４上と、ＣＶＤ酸化膜２０およびサイドウォー
ル酸化膜２２からなるゲート電極を被覆する絶縁膜１５
上に、ＬＰＣＶＤ法で膜厚約１５０ｎｍの多結晶シリコ
ン膜１６を形成する。この多結晶シリコン膜１６は、不
純物がドープされていないので、シート抵抗値が約１０
12Ω・ｃｍと非常に高い、高抵抗多結晶シリコン膜であ
る。
拡散層１４上と、ＣＶＤ酸化膜２０およびサイドウォー
ル酸化膜２２からなるゲート電極を被覆する絶縁膜１５
上に、ＬＰＣＶＤ法で膜厚約１５０ｎｍの多結晶シリコ
ン膜１６を形成する。この多結晶シリコン膜１６は、不
純物がドープされていないので、シート抵抗値が約１０
12Ω・ｃｍと非常に高い、高抵抗多結晶シリコン膜であ
る。
【００３１】つぎに、図３（ａ）に示すように、高抵抗
多結晶シリコン膜１６上の所望の領域、つまり複数のＭ
ＯＳＦＥＴのうちの顧客のＲＯＭコードに応じた少なく
とも１個のトランジスタの上方領域以外の領域に、第２
のフォトレジスト膜２３を形成し、この第２のフォトレ
ジスト膜２３をマスクにして、イオン注入法にてリンを
加速エネルギ約４０ＫｅＶ、ドーズ量約１×１０15ｃｍ
-2の条件で多結晶シリコン膜１３に導入する。
多結晶シリコン膜１６上の所望の領域、つまり複数のＭ
ＯＳＦＥＴのうちの顧客のＲＯＭコードに応じた少なく
とも１個のトランジスタの上方領域以外の領域に、第２
のフォトレジスト膜２３を形成し、この第２のフォトレ
ジスト膜２３をマスクにして、イオン注入法にてリンを
加速エネルギ約４０ＫｅＶ、ドーズ量約１×１０15ｃｍ
-2の条件で多結晶シリコン膜１３に導入する。
【００３２】つぎに、図３（ｂ）に示すように、フォト
レジスト２３を周知のアッシング法にて除去後、シリコ
ン基板１１に約９００℃の熱処理を施すことで、多結晶
シリコン膜に注入したリンを活性化および拡散させるこ
とで、低抵抗な多結晶シリコン膜１７を顧客のＲＯＭコ
ードに応じた少なくとも１個のトランジスタの上方領域
において、上記のトランジスタのソース・ドレイン間が
短絡状態となるように形成する。この実施例の場合、低
抵抗多結晶シリコン膜１７のシート抵抗値は約１００Ω
・ｃｍから５００Ω・ｃｍ程度になる。
レジスト２３を周知のアッシング法にて除去後、シリコ
ン基板１１に約９００℃の熱処理を施すことで、多結晶
シリコン膜に注入したリンを活性化および拡散させるこ
とで、低抵抗な多結晶シリコン膜１７を顧客のＲＯＭコ
ードに応じた少なくとも１個のトランジスタの上方領域
において、上記のトランジスタのソース・ドレイン間が
短絡状態となるように形成する。この実施例の場合、低
抵抗多結晶シリコン膜１７のシート抵抗値は約１００Ω
・ｃｍから５００Ω・ｃｍ程度になる。
【００３３】この後、図示していないが、層間絶縁膜形
成後、メタル配線を形成することで、図１に示したマス
クＲＯＭが完成する。図２および図３で示したマスクＲ
ＯＭの製造方法の第１の実施例の場合、多結晶シリコン
膜１６に注入するリンのドーズ量を適正化することで、
低抵抗多結晶シリコン膜１７のシート抵抗値を精度よく
制御することができる。
成後、メタル配線を形成することで、図１に示したマス
クＲＯＭが完成する。図２および図３で示したマスクＲ
ＯＭの製造方法の第１の実施例の場合、多結晶シリコン
膜１６に注入するリンのドーズ量を適正化することで、
低抵抗多結晶シリコン膜１７のシート抵抗値を精度よく
制御することができる。
【００３４】この実施例のマスクＲＯＭの製造方法によ
れば、ＭＯＳＦＥＴ（ｎ+ 型拡散層１４，ゲート酸化膜
１２，ゲート電極１３）上に形成された高抵抗多結晶シ
リコン膜１６の抵抗値をイオン注入法で部分的に変える
ことでＲＯＭコードの書き込みができるので、Ｐ型シリ
コン基板１１上にＭＯＳＦＥＴと層間絶縁膜１５と高抵
抗多結晶シリコン膜１６を形成した状態のものを半製品
として準備しておけば、後はイオン注入法によりＲＯＭ
コードに応じて高抵抗多結晶シリコン膜１６の抵抗値を
変えるだけでよく、その後にＭＯＳＦＥＴの形成工程は
ないので、マスクＲＯＭの納期を短縮できる。
れば、ＭＯＳＦＥＴ（ｎ+ 型拡散層１４，ゲート酸化膜
１２，ゲート電極１３）上に形成された高抵抗多結晶シ
リコン膜１６の抵抗値をイオン注入法で部分的に変える
ことでＲＯＭコードの書き込みができるので、Ｐ型シリ
コン基板１１上にＭＯＳＦＥＴと層間絶縁膜１５と高抵
抗多結晶シリコン膜１６を形成した状態のものを半製品
として準備しておけば、後はイオン注入法によりＲＯＭ
コードに応じて高抵抗多結晶シリコン膜１６の抵抗値を
変えるだけでよく、その後にＭＯＳＦＥＴの形成工程は
ないので、マスクＲＯＭの納期を短縮できる。
【００３５】つぎに、この発明のマスクＲＯＭの製造方
法の第２の実施例について、図２と図４の工程順要部断
面図を用いて詳しく説明する。まず、図２（ａ）から図
２（ｄ）の工程を上述した方法で処理する。つぎに、図
４（ａ）に示すように、高抵抗多結晶シリコン膜１６上
に、ＬＰＣＶＤ法で膜厚約１００ｎｍの第３のＣＶＤ酸
化膜２４を形成する。さらに、第３のＣＶＤ酸化膜２４
上の所望領域、つまり複数のＭＯＳＦＥＴのうちの顧客
のＲＯＭコードに応じた少なくとも１個のトランジスタ
の上方領域以外の領域に、第３のフォトレジスト２５を
形成する。
法の第２の実施例について、図２と図４の工程順要部断
面図を用いて詳しく説明する。まず、図２（ａ）から図
２（ｄ）の工程を上述した方法で処理する。つぎに、図
４（ａ）に示すように、高抵抗多結晶シリコン膜１６上
に、ＬＰＣＶＤ法で膜厚約１００ｎｍの第３のＣＶＤ酸
化膜２４を形成する。さらに、第３のＣＶＤ酸化膜２４
上の所望領域、つまり複数のＭＯＳＦＥＴのうちの顧客
のＲＯＭコードに応じた少なくとも１個のトランジスタ
の上方領域以外の領域に、第３のフォトレジスト２５を
形成する。
【００３６】つぎに、図４（ｂ）に示すように、第３の
フォトレジスト２５をマスクにして、ＲＩＥ法にて第３
のＣＶＤ酸化膜２４を除去し、続けて周知のアッシング
法にて第３のフォトレジスト２５を除去する。つぎに、
図４（ｃ）に示すように、シリコン基板１１に、約９０
０℃のＰＯＣｌ3 雰囲気中で熱処理を施すことで、第３
のＣＶＤ酸化膜２４で覆われていない多結晶シリコン膜
部分にリンを約１０20ｃｍ-3程度ドーピングすることで
低抵抗多結晶シリコン膜１７を形成する。
フォトレジスト２５をマスクにして、ＲＩＥ法にて第３
のＣＶＤ酸化膜２４を除去し、続けて周知のアッシング
法にて第３のフォトレジスト２５を除去する。つぎに、
図４（ｃ）に示すように、シリコン基板１１に、約９０
０℃のＰＯＣｌ3 雰囲気中で熱処理を施すことで、第３
のＣＶＤ酸化膜２４で覆われていない多結晶シリコン膜
部分にリンを約１０20ｃｍ-3程度ドーピングすることで
低抵抗多結晶シリコン膜１７を形成する。
【００３７】この実施例の場合、低抵抗多結晶シリコン
膜１７のシート抵抗は約１０2 Ω・ｃｍ程度である。こ
の後、図示していないが、層間絶縁膜形成後、メタル配
線を形成することで、図１に示したマスクＲＯＭが完成
する。図２と図４で示したマスクＲＯＭの製造方法の第
２の実施例の場合、低抵抗多結晶シリコン膜１７を気相
拡散法で形成できるので、Ｐ型シリコン基板１１上にＭ
ＯＳＦＥＴ（ｎ+ 型拡散層１４，ゲート酸化膜１２，ゲ
ート電極１３）と第１および第２の層間絶縁膜１５，２
４と高抵抗多結晶シリコン膜１６を形成した状態のもの
を半製品として準備しておけば、後は気相拡散法により
ＲＯＭコードに応じて高抵抗多結晶シリコン膜１６の抵
抗値を部分的変えるだけでよく、その後にＭＯＳＦＥＴ
の形成工程はないので、マスクＲＯＭの納期を短縮でき
るとともに第１の実施例に比べて製造コストを低減でき
る。
膜１７のシート抵抗は約１０2 Ω・ｃｍ程度である。こ
の後、図示していないが、層間絶縁膜形成後、メタル配
線を形成することで、図１に示したマスクＲＯＭが完成
する。図２と図４で示したマスクＲＯＭの製造方法の第
２の実施例の場合、低抵抗多結晶シリコン膜１７を気相
拡散法で形成できるので、Ｐ型シリコン基板１１上にＭ
ＯＳＦＥＴ（ｎ+ 型拡散層１４，ゲート酸化膜１２，ゲ
ート電極１３）と第１および第２の層間絶縁膜１５，２
４と高抵抗多結晶シリコン膜１６を形成した状態のもの
を半製品として準備しておけば、後は気相拡散法により
ＲＯＭコードに応じて高抵抗多結晶シリコン膜１６の抵
抗値を部分的変えるだけでよく、その後にＭＯＳＦＥＴ
の形成工程はないので、マスクＲＯＭの納期を短縮でき
るとともに第１の実施例に比べて製造コストを低減でき
る。
【００３８】つぎに、この発明のマスクＲＯＭの製造方
法の第３の実施例について、マスクＲＯＭの第３の製造
方法について、図２（ａ）〜（ｄ）と図４（ａ），
（ｂ）および図５を用いて詳しく説明する。まず、図２
（ａ）〜（ｄ）と図４（ａ），（ｂ）に示した工程を上
述した方法で処理する。
法の第３の実施例について、マスクＲＯＭの第３の製造
方法について、図２（ａ）〜（ｄ）と図４（ａ），
（ｂ）および図５を用いて詳しく説明する。まず、図２
（ａ）〜（ｄ）と図４（ａ），（ｂ）に示した工程を上
述した方法で処理する。
【００３９】つぎに、図５（ａ）に示すように、第３の
ＣＶＤ酸化膜２４上および高抵抗多結晶シリコン膜１６
上に、常圧ＣＶＤ法にてリンを添加した酸化膜（いわゆ
るＰＳＧ膜２６）を膜厚約８００ｎｍの厚さで成長す
る。この実施例の場合、ＰＳＧ膜２６のリン濃度は約８
重量％である。つぎに、図５（ｂ）に示すように、シリ
コン基板１１に約９００℃で熱処理を施して、ＰＳＧ膜
２６を流動化させると同時に、ＰＳＧ膜２６からリンを
高抵抗多結晶シリコン膜１６中に拡散させて低抵抗多結
晶シリコン膜１７を形成する。この実施例の場合、低抵
抗多結晶シリコン膜１７のシート抵抗値は約５００Ω・
ｃｍから１ＫΩ・ｃｍ程度である。
ＣＶＤ酸化膜２４上および高抵抗多結晶シリコン膜１６
上に、常圧ＣＶＤ法にてリンを添加した酸化膜（いわゆ
るＰＳＧ膜２６）を膜厚約８００ｎｍの厚さで成長す
る。この実施例の場合、ＰＳＧ膜２６のリン濃度は約８
重量％である。つぎに、図５（ｂ）に示すように、シリ
コン基板１１に約９００℃で熱処理を施して、ＰＳＧ膜
２６を流動化させると同時に、ＰＳＧ膜２６からリンを
高抵抗多結晶シリコン膜１６中に拡散させて低抵抗多結
晶シリコン膜１７を形成する。この実施例の場合、低抵
抗多結晶シリコン膜１７のシート抵抗値は約５００Ω・
ｃｍから１ＫΩ・ｃｍ程度である。
【００４０】この後、図示していないが、メタル配線を
形成することで、図１に示したマスクＲＯＭが完成す
る。上述した、マスクＲＯＭの製造方法の第３の実施例
の場合、層間絶縁膜のＰＳＧ膜２６から高抵抗多結晶シ
リコン膜１６へリンを固相拡散させて、高抵抗多結晶シ
リコン膜１６を低抵抗多結晶シリコン膜１７に変質させ
ているので、Ｐ型シリコン基板１１上にＭＯＳＦＥＴと
第１および第２の層間絶縁膜１５，２４と高抵抗多結晶
シリコン膜１６を形成した状態のものを半製品として準
備しておけば、後は不純物拡散法によりＲＯＭコードに
応じて高抵抗多結晶シリコン膜１６の抵抗値を部分的に
変えるだけでよく、その後にＭＯＳＦＥＴの形成工程は
なく、さらにマスクＲＯＭの製造方法の第２の実施例で
用いたリンの気相拡散工程を省略でき、マスクＲＯＭの
製造方法の第２の実施例よりもさらに拡散コストと拡散
時間を削減することができる。
形成することで、図１に示したマスクＲＯＭが完成す
る。上述した、マスクＲＯＭの製造方法の第３の実施例
の場合、層間絶縁膜のＰＳＧ膜２６から高抵抗多結晶シ
リコン膜１６へリンを固相拡散させて、高抵抗多結晶シ
リコン膜１６を低抵抗多結晶シリコン膜１７に変質させ
ているので、Ｐ型シリコン基板１１上にＭＯＳＦＥＴと
第１および第２の層間絶縁膜１５，２４と高抵抗多結晶
シリコン膜１６を形成した状態のものを半製品として準
備しておけば、後は不純物拡散法によりＲＯＭコードに
応じて高抵抗多結晶シリコン膜１６の抵抗値を部分的に
変えるだけでよく、その後にＭＯＳＦＥＴの形成工程は
なく、さらにマスクＲＯＭの製造方法の第２の実施例で
用いたリンの気相拡散工程を省略でき、マスクＲＯＭの
製造方法の第２の実施例よりもさらに拡散コストと拡散
時間を削減することができる。
【００４１】
【発明の効果】請求項１記載のマスクＲＯＭによれば、
ＭＯＳＦＥＴ上に形成された多結晶シリコン膜の抵抗値
を変えることでＲＯＭコードを書き込めるので、半導体
基板上にＭＯＳＦＥＴと絶縁膜と高抵抗膜を形成した状
態のものを半製品として準備しておけば、後はＲＯＭコ
ードに応じて多結晶シリコン膜の抵抗値を変えるだけで
よく、その後にＭＯＳＦＥＴの形成工程はないので、マ
スクＲＯＭの納期を短縮できるという効果を奏する。
ＭＯＳＦＥＴ上に形成された多結晶シリコン膜の抵抗値
を変えることでＲＯＭコードを書き込めるので、半導体
基板上にＭＯＳＦＥＴと絶縁膜と高抵抗膜を形成した状
態のものを半製品として準備しておけば、後はＲＯＭコ
ードに応じて多結晶シリコン膜の抵抗値を変えるだけで
よく、その後にＭＯＳＦＥＴの形成工程はないので、マ
スクＲＯＭの納期を短縮できるという効果を奏する。
【００４２】請求項２記載のマスクＲＯＭの製造方法に
よれば、ＭＯＳＦＥＴ上に形成された多結晶シリコン膜
の抵抗値をイオン注入法で変えることでＲＯＭコードの
書き込みができるので、半導体基板上にＭＯＳＦＥＴと
絶縁膜と高抵抗多結晶シリコン膜を形成した状態のもの
を半製品として準備しておけば、後はイオン注入法によ
りＲＯＭコードに応じて多結晶シリコン膜の抵抗値を変
えるだけでよく、その後にＭＯＳＦＥＴの形成工程はな
く、マスクＲＯＭの納期を短縮できるという効果を奏す
る。
よれば、ＭＯＳＦＥＴ上に形成された多結晶シリコン膜
の抵抗値をイオン注入法で変えることでＲＯＭコードの
書き込みができるので、半導体基板上にＭＯＳＦＥＴと
絶縁膜と高抵抗多結晶シリコン膜を形成した状態のもの
を半製品として準備しておけば、後はイオン注入法によ
りＲＯＭコードに応じて多結晶シリコン膜の抵抗値を変
えるだけでよく、その後にＭＯＳＦＥＴの形成工程はな
く、マスクＲＯＭの納期を短縮できるという効果を奏す
る。
【００４３】請求項３記載のマスクＲＯＭの製造方法に
よれば、ＭＯＳＦＥＴ上に形成された多結晶シリコン膜
の抵抗値を気相拡散で変えることでＲＯＭコードの書き
込みができるので、半導体基板上にＭＯＳＦＥＴと第１
および第２の絶縁膜と高抵抗多結晶シリコン膜を形成し
た状態のものを半製品として準備しておけば、後は気相
拡散法によりＲＯＭコードに応じて多結晶シリコン膜の
抵抗値を変えるだけでよく、その後にＭＯＳＦＥＴの形
成工程はなく、マスクＲＯＭの納期を短縮できるととも
に製造コストを低減できるという効果を奏する。
よれば、ＭＯＳＦＥＴ上に形成された多結晶シリコン膜
の抵抗値を気相拡散で変えることでＲＯＭコードの書き
込みができるので、半導体基板上にＭＯＳＦＥＴと第１
および第２の絶縁膜と高抵抗多結晶シリコン膜を形成し
た状態のものを半製品として準備しておけば、後は気相
拡散法によりＲＯＭコードに応じて多結晶シリコン膜の
抵抗値を変えるだけでよく、その後にＭＯＳＦＥＴの形
成工程はなく、マスクＲＯＭの納期を短縮できるととも
に製造コストを低減できるという効果を奏する。
【００４４】請求項４記載のマスクＲＯＭの製造方法に
よれば、ＭＯＳＦＥＴ上に形成された多結晶シリコン膜
の抵抗値を層間絶縁膜からの不純物拡散で変えることで
ＲＯＭコードの書き込みができるので、半導体基板上に
ＭＯＳＦＥＴと第１および第２の絶縁膜と高抵抗多結晶
シリコン膜を形成した状態のものを半製品として準備し
ておけば、後は不純物拡散法によりＲＯＭコードに応じ
て多結晶シリコン膜の抵抗値を変えるだけでよく、その
後にＭＯＳＦＥＴの形成工程はなく、マスクＲＯＭの納
期をさらに短縮できるとともに製造コストもさらに低減
できるという効果を奏する。
よれば、ＭＯＳＦＥＴ上に形成された多結晶シリコン膜
の抵抗値を層間絶縁膜からの不純物拡散で変えることで
ＲＯＭコードの書き込みができるので、半導体基板上に
ＭＯＳＦＥＴと第１および第２の絶縁膜と高抵抗多結晶
シリコン膜を形成した状態のものを半製品として準備し
ておけば、後は不純物拡散法によりＲＯＭコードに応じ
て多結晶シリコン膜の抵抗値を変えるだけでよく、その
後にＭＯＳＦＥＴの形成工程はなく、マスクＲＯＭの納
期をさらに短縮できるとともに製造コストもさらに低減
できるという効果を奏する。
【図１】（ａ）はこの発明の一実施例のマスクＲＯＭの
要部の構成を示す断面図、（ｂ）は同図（ａ）の等価回
路図である。
要部の構成を示す断面図、（ｂ）は同図（ａ）の等価回
路図である。
【図２】この発明のマスクＲＯＭの製造方法の第１ない
し第３の実施例を説明するための工程順断面図である。
し第３の実施例を説明するための工程順断面図である。
【図３】同じくこの発明のマスクＲＯＭの製造方法の第
１ないし第３の実施例を説明するための工程順断面図で
ある。
１ないし第３の実施例を説明するための工程順断面図で
ある。
【図４】この発明のマスクＲＯＭの製造方法の第２およ
び第３の実施例を説明するための工程順断面図である。
び第３の実施例を説明するための工程順断面図である。
【図５】この発明のマスクＲＯＭの製造方法の第３の実
施例を説明するための工程順断面図である。
施例を説明するための工程順断面図である。
【図６】（ａ）は従来のマスクＲＯＭの要部の構成を示
す断面図、（ｂ）は同図（ａ）の等価回路図である。
す断面図、（ｂ）は同図（ａ）の等価回路図である。
１１ Ｐ型シリコン基板 １２ ゲート酸化膜 １３ ゲート電極 １４ ｎ+ 型拡散層（ソース、ドレイン） １５ 第１の層間絶縁膜 １６ 高抵抗多結晶シリコン膜 １７ 低抵抗多結晶シリコン膜 １８ 第２の層間絶縁膜 １９ メタル配線 ２０ ＣＶＤ酸化膜 ２１，２３，２５ フォトレジスト ２２ サイドウォール酸化膜（第２のＣＶＤ酸化膜） ２４ 第３のＣＶＤ酸化膜 ２６ ＰＳＧ膜
Claims (4)
- 【請求項１】 半導体基板上に形成された複数のエンハ
ンスメント型のＭＯＳ型電界効果トランジスタと、この
複数のＭＯＳ型電界効果トランジスタの各ゲート電極を
被覆する絶縁膜と、この絶縁膜上に形成されかつ前記複
数のＭＯＳ型電界効果トランジスタの各ソース・ドレイ
ンと接触する高抵抗膜とを備え、 前記高抵抗膜の一部の領域が低抵抗膜に変質されて、前
記複数のＭＯＳ型電界効果トランジスタのうちの少なく
とも１個のトランジスタのソース・ドレイン間が前記低
抵抗膜により短絡状態となっていることを特徴とするマ
スクＲＯＭ。 - 【請求項２】 半導体基板上に形成された複数のエンハ
ンスメント型のＭＯＳ型電界効果トランジスタの各ゲー
ト電極の上面および両側面に、絶縁膜を形成する工程
と、 前記絶縁膜上および前記ＭＯＳ型電界効果トランジスタ
のソース・ドレインとなる拡散層上に、高抵抗の多結晶
シリコン膜を形成する工程と、 前記多結晶シリコン膜の前記複数のＭＯＳ型電界効果ト
ランジスタのうちの少なくとも１個のＭＯＳ型電界効果
トランジスタの上方領域に、イオン注入法により不純物
を注入し熱処理して低抵抗の多結晶シリコン膜を形成す
ることにより、前記複数のＭＯＳ型電界効果トランジス
タのうちの少なくとも１個のＭＯＳ型電界効果トランジ
スタのソース・ドレイン間を前記低抵抗の多結晶シリコ
ン膜により短絡する工程とを含むマスクＲＯＭの製造方
法。 - 【請求項３】 半導体基板上に形成された複数のエンハ
ンスメント型のＭＯＳ型電界効果トランジスタのゲート
電極の上面および両側面に、第１の絶縁膜を形成する工
程と、 前記第１の絶縁膜上および前記ＭＯＳ型電界効果トラン
ジスタのソース・ドレインとなる拡散層上に、高抵抗の
多結晶シリコン膜を形成する工程と、 前記多結晶シリコン膜上に第２の絶縁膜を形成する工程
と、 前記第２の絶縁膜の前記複数のＭＯＳ型電界効果トラン
ジスタのうちの少なくとも１個のＭＯＳ型電界効果トラ
ンジスタの上方の領域を除去して下地の前記高抵抗の多
結晶シリコン膜を露出する工程と、 前記露出された高抵抗の多結晶シリコン膜の部分に気相
にて不純物を拡散させ低抵抗の多結晶シリコン膜を形成
することにより、前記複数のＭＯＳ型電界効果トランジ
スタのうちの少なくとも１個のＭＯＳ型電界効果トラン
ジスタのソース・ドレイン間を前記低抵抗の多結晶シリ
コン膜により短絡する工程とを含むマスクＲＯＭの製造
方法。 - 【請求項４】 半導体基板上に形成された複数のエンハ
ンスメント型のＭＯＳ型電界効果トランジスタのゲート
電極の上面および両側面に、第１の絶縁膜を形成する工
程と、 前記第１の絶縁膜上および前記ＭＯＳ型電界効果トラン
ジスタのソース・ドレインとなる拡散層上に、高抵抗の
多結晶シリコン膜を形成する工程と、 前記多結晶シリコン膜上に第２の絶縁膜を形成する工程
と、 前記第２の絶縁膜の前記複数のＭＯＳ型電界効果トラン
ジスタのうちの少なくとも１個のＭＯＳ型電界効果トラ
ンジスタの上方の領域を除去して下地の前記高抵抗の多
結晶シリコン膜を露出する工程と、 前記露出された高抵抗の多結晶シリコン膜部分と前記第
２の絶縁膜の上に不純物を添加した酸化膜を形成する工
程と、 熱処理を施して前記不純物を前記露出された高抵抗の多
結晶シリコン膜部分に拡散させ低抵抗の多結晶シリコン
膜を形成することにより、前記複数のＭＯＳ型電界効果
トランジスタのうちの少なくとも１個のＭＯＳ型電界効
果トランジスタのソース・ドレイン間を前記低抵抗の多
結晶シリコン膜により短絡する工程とを含むマスクＲＯ
Ｍの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7021761A JPH08222646A (ja) | 1995-02-09 | 1995-02-09 | マスクｒｏｍおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7021761A JPH08222646A (ja) | 1995-02-09 | 1995-02-09 | マスクｒｏｍおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08222646A true JPH08222646A (ja) | 1996-08-30 |
Family
ID=12064057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7021761A Pending JPH08222646A (ja) | 1995-02-09 | 1995-02-09 | マスクｒｏｍおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08222646A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368129A (ja) * | 2001-06-04 | 2002-12-20 | Oki Electric Ind Co Ltd | シリンダ型キャパシタおよびその製造方法 |
-
1995
- 1995-02-09 JP JP7021761A patent/JPH08222646A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368129A (ja) * | 2001-06-04 | 2002-12-20 | Oki Electric Ind Co Ltd | シリンダ型キャパシタおよびその製造方法 |
| JP4579453B2 (ja) * | 2001-06-04 | 2010-11-10 | Ｏｋｉセミコンダクタ株式会社 | シリンダ型キャパシタの製造方法 |
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