JPH0321070A - 読出専用メモリ装置およびその製造方法 - Google Patents
読出専用メモリ装置およびその製造方法Info
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- JPH0321070A JPH0321070A JP2121053A JP12105390A JPH0321070A JP H0321070 A JPH0321070 A JP H0321070A JP 2121053 A JP2121053 A JP 2121053A JP 12105390 A JP12105390 A JP 12105390A JP H0321070 A JPH0321070 A JP H0321070A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0883—Combination of depletion and enhancement field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、読出専用メモリ装置およびその製造方法に
関し、特に、その高集積化に適１した読出専用メモリ装
置およびその製造方法に関する。
関し、特に、その高集積化に適１した読出専用メモリ装
置およびその製造方法に関する。
［従来の技術］
マスク読出専用メモリ装置く以下『マスクＲＯＭ」とい
う）では、素子を製造する過程において書込まれたデー
タが固定されているので、データの変更が不可能である
。しかし、メモリセルの構９ 造が簡単なため、半導体メモリ装置の中でも集積度が最
も高く、かつ素子製造時に多数の半導体装置内に同一の
データを同時にプログラムすることができるので、プロ
グラムに要する費用が少なく、素子の価格面から有利で
ある。マスクＲＯＭのプログラム方法には、製造者によ
ってデータを予め定める方法のものと、使用者の指定に
基づいてデータをプログラムする方法のものとに大別さ
れる。
う）では、素子を製造する過程において書込まれたデー
タが固定されているので、データの変更が不可能である
。しかし、メモリセルの構９ 造が簡単なため、半導体メモリ装置の中でも集積度が最
も高く、かつ素子製造時に多数の半導体装置内に同一の
データを同時にプログラムすることができるので、プロ
グラムに要する費用が少なく、素子の価格面から有利で
ある。マスクＲＯＭのプログラム方法には、製造者によ
ってデータを予め定める方法のものと、使用者の指定に
基づいてデータをプログラムする方法のものとに大別さ
れる。
使用者の指定に従ってデータがプログラムされる場合で
は、プログラム直前までの工程が行なわれ、使用者の注
文に基づいてデータをプログラムした後、残りの工程を
行なって素子を完成させる。
は、プログラム直前までの工程が行なわれ、使用者の注
文に基づいてデータをプログラムした後、残りの工程を
行なって素子を完成させる。
近年、ＯＡ機器、電子楽器、ＴＶゲームなどか．らの文
字表示（ＦＯＮＴ）の高解像度化および高音質化の趨勢
に伴って、価格の安い大容量マスクＲＯＭが必要とされ
ている。このような高集積化の趨勢のもとで、ＮＡＮＤ
型メモリセル（以下「メモリストリング」という）を有
するマスクＲＯＭが米国特許番号４，１４２，１７６に
開示されている。メモリストリングの等価回路が第１図
１０ に示される。メモリセルアレイは、行方向および列方向
のマトリクス状に配列された多数のメモリストリングか
ら構成される。
字表示（ＦＯＮＴ）の高解像度化および高音質化の趨勢
に伴って、価格の安い大容量マスクＲＯＭが必要とされ
ている。このような高集積化の趨勢のもとで、ＮＡＮＤ
型メモリセル（以下「メモリストリング」という）を有
するマスクＲＯＭが米国特許番号４，１４２，１７６に
開示されている。メモリストリングの等価回路が第１図
１０ に示される。メモリセルアレイは、行方向および列方向
のマトリクス状に配列された多数のメモリストリングか
ら構成される。
第１図を参照して、上記メモリストリングＭＳは、ドレ
インが対応するビット線に接続されたストリング選択ト
ランジスタＳＴと、トランジスタＳＴのソースと接地と
の間に直列に接続された８つのＭＯＳ｝ランジスタＭＣ
ＩおよびＭＣ８とを含む。トランジスタＳＴのゲートと
トランジスタＭＣＩないしＭＣ８の各ゲートは、互いに
平行なストリング選択線ＳＳＬとワード線ＷＬ１ないし
ＷＬ８にそれぞれ接続される。
インが対応するビット線に接続されたストリング選択ト
ランジスタＳＴと、トランジスタＳＴのソースと接地と
の間に直列に接続された８つのＭＯＳ｝ランジスタＭＣ
ＩおよびＭＣ８とを含む。トランジスタＳＴのゲートと
トランジスタＭＣＩないしＭＣ８の各ゲートは、互いに
平行なストリング選択線ＳＳＬとワード線ＷＬ１ないし
ＷＬ８にそれぞれ接続される。
第１図を参照して、上記のＮＡＮＤ型マスクＲＯＭの読
出動作を説明する。以下の説明では、メモリストリング
ＭＳ内の第４メモリセルＭＣ４がプログラムされている
場合を一例として説明する。
出動作を説明する。以下の説明では、メモリストリング
ＭＳ内の第４メモリセルＭＣ４がプログラムされている
場合を一例として説明する。
まず、選択されたビット線ＢＬに１ないし２ボルト程度
のリード電圧を印加し、選択されたストリング選択線Ｓ
ＳＬに電源電圧Ｖｃｃを与えると、トランジスタＳＴが
オンする。また、選択された１１ 第４のメモリセルＭＣ４のゲートに接続されたワード線
ＷＬ４に０ボルトを印加し、残りの選択されないトラン
ジスタのゲートに接続された各ワード線に電源電圧Ｖｃ
ｃを印加することにより、読出が行なわれる。すなわち
、選択された第４のメモリセルＭＣ４がエンハンスメン
ト型である場合では、ビットｆｉＪＢＬに印加されたリ
ード電圧はオンされたストリング選択トランジスタＳＴ
のメモリセルＭＣＩないしＭＣ３を介して第４のメモリ
セルＭＣ４のドレインに伝達される。しかしながら、第
４メモリセルＭＣ４がオフ状態であるので、ビット線Ｂ
Ｌに印加されたリード電圧がメモリセルＭＣ５ないしＭ
Ｃ８を介して接地ラインに放電されず、したがって、オ
フ状態が感知される。他方、第４のメモリセルＭＣ４が
デプレッション型である場合では、ビット線ＢＬに印加
されたリード電圧がオンされたストリング選択トランジ
スタＳＴおよびメモリセルＭＣＩないしＭＣ８を介して
接地ラインに伝達され、オン状態が感知される。
のリード電圧を印加し、選択されたストリング選択線Ｓ
ＳＬに電源電圧Ｖｃｃを与えると、トランジスタＳＴが
オンする。また、選択された１１ 第４のメモリセルＭＣ４のゲートに接続されたワード線
ＷＬ４に０ボルトを印加し、残りの選択されないトラン
ジスタのゲートに接続された各ワード線に電源電圧Ｖｃ
ｃを印加することにより、読出が行なわれる。すなわち
、選択された第４のメモリセルＭＣ４がエンハンスメン
ト型である場合では、ビットｆｉＪＢＬに印加されたリ
ード電圧はオンされたストリング選択トランジスタＳＴ
のメモリセルＭＣＩないしＭＣ３を介して第４のメモリ
セルＭＣ４のドレインに伝達される。しかしながら、第
４メモリセルＭＣ４がオフ状態であるので、ビット線Ｂ
Ｌに印加されたリード電圧がメモリセルＭＣ５ないしＭ
Ｃ８を介して接地ラインに放電されず、したがって、オ
フ状態が感知される。他方、第４のメモリセルＭＣ４が
デプレッション型である場合では、ビット線ＢＬに印加
されたリード電圧がオンされたストリング選択トランジ
スタＳＴおよびメモリセルＭＣＩないしＭＣ８を介して
接地ラインに伝達され、オン状態が感知される。
第２図は、従来のＮＡＮＤ型マスクＲＯＭの１１２
つのメモリストリングの平面図である。メモリセルアレ
イは、多数のメモリストリングによって構成される。
イは、多数のメモリストリングによって構成される。
第３図は、第２図に示したメモリストリングをａ−ａ＝
線にそって切断したときの断面構造図である。メモリス
トリングＭＳは、Ｐ型半導体基板１０の主表面近くのチ
ャネル領域１７によって分離されたＮ＋拡散領域１４お
よび１６を有している。チャネル領域１７上にゲート酸
化膜２２を介して多結晶シリコンゲート２０が形成され
る。アルミニウム等から形成され、ビット線ＢＬに使用
される金属膜１８は、Ｎ＋拡散領域１４上部に形成され
た開口を介してＮ＋拡散領域１４と接続面１２を介して
接続される。Ｎ＋拡散領域１６は、隣接したメモリセル
とソース領域およびドレイン領域を共有する。
線にそって切断したときの断面構造図である。メモリス
トリングＭＳは、Ｐ型半導体基板１０の主表面近くのチ
ャネル領域１７によって分離されたＮ＋拡散領域１４お
よび１６を有している。チャネル領域１７上にゲート酸
化膜２２を介して多結晶シリコンゲート２０が形成され
る。アルミニウム等から形成され、ビット線ＢＬに使用
される金属膜１８は、Ｎ＋拡散領域１４上部に形成され
た開口を介してＮ＋拡散領域１４と接続面１２を介して
接続される。Ｎ＋拡散領域１６は、隣接したメモリセル
とソース領域およびドレイン領域を共有する。
再び第２図を参照して、列方向に伸長する金属膜１８か
らなるビット線ＢＬは、接続開口１３を介してＰ型半導
体基板１０内に形成されたＮ＋拡散領域１４に接続され
る。これに加えて、Ｎ十拡１３ 散領域１４は、メモリストリングＭＳのストリング選択
トランジスタＳＴのドレインに接続される。
らなるビット線ＢＬは、接続開口１３を介してＰ型半導
体基板１０内に形成されたＮ＋拡散領域１４に接続され
る。これに加えて、Ｎ十拡１３ 散領域１４は、メモリストリングＭＳのストリング選択
トランジスタＳＴのドレインに接続される。
トランジスタＳＴのソースは、第１メモリセルＭＣ１の
ドレインに接続される。メモリストリングＭＳ内にある
メモリセルＭＣ１ないしＭＣ８のドレインーソース経路
は、ストリング選択トランジスタＳＴのドレインと接地
ラインとの間に直列に接続される。斜線が施された部分
１５は多結晶シリコンが形成されたストリング選択ライ
ンＳＳＬおよびワード線ＷＬＩないしＷＬ８に相当し、
ビット線ＢＬと交叉する領域がストリング選択トランジ
スタＳＴおよびメモリセルＭＣＩないしＭＣ８のゲート
に相当する。
ドレインに接続される。メモリストリングＭＳ内にある
メモリセルＭＣ１ないしＭＣ８のドレインーソース経路
は、ストリング選択トランジスタＳＴのドレインと接地
ラインとの間に直列に接続される。斜線が施された部分
１５は多結晶シリコンが形成されたストリング選択ライ
ンＳＳＬおよびワード線ＷＬＩないしＷＬ８に相当し、
ビット線ＢＬと交叉する領域がストリング選択トランジ
スタＳＴおよびメモリセルＭＣＩないしＭＣ８のゲート
に相当する。
［発明が解決しようとする課題コ
上記のようなＮＡＮＤ型マスクＲＯＭ装置は、１つのメ
モリストリングにおいてメモリトランジスタが拡散層を
通じて直列に接続され、メモリセルを分離するための絶
縁面積か広いので、メモリセルアレイを高集積化する場
合の制限となるという課題があった。
モリストリングにおいてメモリトランジスタが拡散層を
通じて直列に接続され、メモリセルを分離するための絶
縁面積か広いので、メモリセルアレイを高集積化する場
合の制限となるという課題があった。
１４
この発明は、上記のような課題を解決するためになされ
たもので、読出専用メモリ装置のメモリトランジスタを
高集積化することを目的とする。
たもので、読出専用メモリ装置のメモリトランジスタを
高集積化することを目的とする。
［課題を解決するための手段コ
この発明に係る読出専用メモリ装置は、データ信号をス
トアするための直列に接続された複数のメモリ電解効果
トランジスタと、主表面を有する半導体基板と、半導体
基板の主表面上に形成された絶縁層と、各々が絶縁層上
に形成され、メモリトランジスタの各ゲート電極を構成
する複数の導電物質とを含む。互いに隣接する少なくと
も２つの導電物質は、絶縁材料を介して互いに部分的に
重なっている。
トアするための直列に接続された複数のメモリ電解効果
トランジスタと、主表面を有する半導体基板と、半導体
基板の主表面上に形成された絶縁層と、各々が絶縁層上
に形成され、メモリトランジスタの各ゲート電極を構成
する複数の導電物質とを含む。互いに隣接する少なくと
も２つの導電物質は、絶縁材料を介して互いに部分的に
重なっている。
この発明に係る読出専用メモリ装置の製造方法は、半導
体基板の主表面上に第１の絶縁膜を形成するステップと
、半導体基板の主表面近くに第１の型のチャネル領域を
形成するステップと、第１の絶縁膜主に奇数番目のメモ
リ１・ランジスタの各ゲート電極を構成する導電物質群
を形成するステップと、上部に導電物質群が形成されて
いない部１５ 分において第１の絶縁膜を除去するステップと、基板お
よび第１の導電物質群を覆って第２の絶縁膜を形成する
ステップと、第２の絶縁膜上に導体層を形成するステッ
プと、各導電物質上で導体層を分離するステップとを含
む。分離された導体層の各々は、偶数番目のメモリトラ
ンジスタの各ゲート電極を構成する。
体基板の主表面上に第１の絶縁膜を形成するステップと
、半導体基板の主表面近くに第１の型のチャネル領域を
形成するステップと、第１の絶縁膜主に奇数番目のメモ
リ１・ランジスタの各ゲート電極を構成する導電物質群
を形成するステップと、上部に導電物質群が形成されて
いない部１５ 分において第１の絶縁膜を除去するステップと、基板お
よび第１の導電物質群を覆って第２の絶縁膜を形成する
ステップと、第２の絶縁膜上に導体層を形成するステッ
プと、各導電物質上で導体層を分離するステップとを含
む。分離された導体層の各々は、偶数番目のメモリトラ
ンジスタの各ゲート電極を構成する。
［作用］
この発明における読出専用メモリ装置では、メモリトラ
ンジスタのゲート電極を構成する各導電物資のうち、少
なくとも２つが絶縁材料を介して互いに部分的に重なっ
ている。したがって、メモリトランジスタ間の距離を短
縮させることが可能となり、読出専用メモリ装置をより
高集積化することができる。
ンジスタのゲート電極を構成する各導電物資のうち、少
なくとも２つが絶縁材料を介して互いに部分的に重なっ
ている。したがって、メモリトランジスタ間の距離を短
縮させることが可能となり、読出専用メモリ装置をより
高集積化することができる。
［発明の実施例］
第４図は、この発明の一実施例を示すマスクＲＯＭ内に
設けられた１つのメモリストリングの平面図である。メ
モリアレイは、多数のメモリストリングから構成される
。
設けられた１つのメモリストリングの平面図である。メ
モリアレイは、多数のメモリストリングから構成される
。
１６
第５図は、第４図に示したメモリストリングをｂ−ｂ一
線にそって切断したときの断面構遣図である。第５図を
参照して、Ｐ型半導体基板３０上にＮ＋拡散領域７１と
隣接したメモリストリングＭＳとを分離するためのフィ
ールド酸化膜３６が形成される。Ｎ＋拡散領域７１とフ
ィールド酸化膜３６との間には、チャネルが形成されて
おり、このチャネルはデプレッション型Ｎチャネル３つ
とエンハンスメント型Ｎチャネル６６とに区別される。
線にそって切断したときの断面構遣図である。第５図を
参照して、Ｐ型半導体基板３０上にＮ＋拡散領域７１と
隣接したメモリストリングＭＳとを分離するためのフィ
ールド酸化膜３６が形成される。Ｎ＋拡散領域７１とフ
ィールド酸化膜３６との間には、チャネルが形成されて
おり、このチャネルはデプレッション型Ｎチャネル３つ
とエンハンスメント型Ｎチャネル６６とに区別される。
第１ゲート電極物質から形成され、多数個の分離された
第１ゲート電極４１が第１ゲート酸化膜３８を介してチ
ャネル領域３９および６６の上部に形成される。第１ゲ
ート電極４１間であって第２ゲート酸化膜５０上部に、
第２ゲート電極物質から形成された第２ゲート電極５８
が多数個形成される。上記第１および第２ゲート電極４
１および５８は、一部分が重なり、重なった部分の間は
、第１酸化膜５０および窒化膜４４と絶縁膜とからなる
スペーサ５１によって互いに分離される。
第１ゲート電極４１が第１ゲート酸化膜３８を介してチ
ャネル領域３９および６６の上部に形成される。第１ゲ
ート電極４１間であって第２ゲート酸化膜５０上部に、
第２ゲート電極物質から形成された第２ゲート電極５８
が多数個形成される。上記第１および第２ゲート電極４
１および５８は、一部分が重なり、重なった部分の間は
、第１酸化膜５０および窒化膜４４と絶縁膜とからなる
スペーサ５１によって互いに分離される。
１７
第１および第２ゲート電極４１および５８は、多結晶シ
リコンまたはタングステンシリサイド、チタニウムシリ
サイドおよびモリブデンシリサイドなどのポリサイドか
ら形成される。加えて、アルミニウム等から形成され、
ビット線ＢＬとして使用される金属膜７４は、Ｎ＋拡散
領域７１上部の厚い絶縁膜７０に形成された開口を通じ
て、Ｎ＋拡散領域７１と接続される。第５図では、Ｎチ
ャネル３つの間に形成されているＰチャネル６６を有す
るメモリセルにデータがプログラムされていることを示
す。
リコンまたはタングステンシリサイド、チタニウムシリ
サイドおよびモリブデンシリサイドなどのポリサイドか
ら形成される。加えて、アルミニウム等から形成され、
ビット線ＢＬとして使用される金属膜７４は、Ｎ＋拡散
領域７１上部の厚い絶縁膜７０に形成された開口を通じ
て、Ｎ＋拡散領域７１と接続される。第５図では、Ｎチ
ャネル３つの間に形成されているＰチャネル６６を有す
るメモリセルにデータがプログラムされていることを示
す。
第４図に示すように列方向に伸長する金属膜７４からな
るビット線ＢＬは、接続開口６１を通じてＰ型半導体基
板３０内に形成されたＮ＋拡散領域７１に接続される。
るビット線ＢＬは、接続開口６１を通じてＰ型半導体基
板３０内に形成されたＮ＋拡散領域７１に接続される。
第１ゲート電極物質から形成された第１，第３，第５お
よび第７ワード線ＷＬｌ，ＷＬ３，ＷＬ５，ＷＬＷ７と
、第２ゲート電極物質から形成されたストリング選択ラ
インＬＬＳおよび第２，第４，第６，第８ワード線ＷＬ
２，ＷＬ４，ＷＬ６，ＷＬ８は、互いに隣接した１８ ラインと一部重なる。したがって、ストリング選択トラ
ンジスタＳＴおよび各メモリセルＭＣＩないしＭＣ８は
、互いに隣接したメモリセルと一部が重なるようになり
、それらの下部にはチャネル３９および６６が形成され
る。隣接したトランジスタ間には、スペーサ５１、酸化
膜５０および窒化膜４４が存在する。ゆえに、ストリン
グ選択トランジスタＳＴおよび各メモリセルＭＣＩない
しＭＣ８がスペーサ５１、酸化膜５０および窒化膜４４
により分離され、重なって形成されるので、メモリアレ
イを．高集積化することができる。すなわち、高密度メ
モリセルを有するマスクＲＯＭを達成することができる
。
よび第７ワード線ＷＬｌ，ＷＬ３，ＷＬ５，ＷＬＷ７と
、第２ゲート電極物質から形成されたストリング選択ラ
インＬＬＳおよび第２，第４，第６，第８ワード線ＷＬ
２，ＷＬ４，ＷＬ６，ＷＬ８は、互いに隣接した１８ ラインと一部重なる。したがって、ストリング選択トラ
ンジスタＳＴおよび各メモリセルＭＣＩないしＭＣ８は
、互いに隣接したメモリセルと一部が重なるようになり
、それらの下部にはチャネル３９および６６が形成され
る。隣接したトランジスタ間には、スペーサ５１、酸化
膜５０および窒化膜４４が存在する。ゆえに、ストリン
グ選択トランジスタＳＴおよび各メモリセルＭＣＩない
しＭＣ８がスペーサ５１、酸化膜５０および窒化膜４４
により分離され、重なって形成されるので、メモリアレ
イを．高集積化することができる。すなわち、高密度メ
モリセルを有するマスクＲＯＭを達成することができる
。
第６ＡＩＮないし第６ＨＩＩは、第４図に示した断面構
造を有するメモリストリングを形成するための製造工程
図である。出発材料は、＜１００＞方向を有し、５−５
０Ω・ｃｍの抵抗を有するＰ型シリコン基板である。ま
ず、第６ＡＥａを参照して、Ｐ型基板３０は上記出発物
質の基板またはＰ型基板に訂正されたＰウエルでもあり
得る。基板３０１９ の主表面止には、４００Ａ程度のパッド酸化．＠３１色
、１２［１［Ｄｌ−１５０ＱＡの窒化膜３２と、惑光ｗ
ｋ３３εをＩＩＩ！次形戒した後、フォ橿工・νチング
によってフィールド領域にｗ１定したＥＤ３４を形成す
る。その後開［１１３４を通じてフ４−ルド領域のしき
い電圧を高めるためにＰ型番純物であるボロンを３Ｑｋ
ｅｖの：ｍａエネルギでドース５ＸＩＱ′１／ｃｉｎ”
だけ注入し、イオン注入領域３５を形成する。
造を有するメモリストリングを形成するための製造工程
図である。出発材料は、＜１００＞方向を有し、５−５
０Ω・ｃｍの抵抗を有するＰ型シリコン基板である。ま
ず、第６ＡＥａを参照して、Ｐ型基板３０は上記出発物
質の基板またはＰ型基板に訂正されたＰウエルでもあり
得る。基板３０１９ の主表面止には、４００Ａ程度のパッド酸化．＠３１色
、１２［１［Ｄｌ−１５０ＱＡの窒化膜３２と、惑光ｗ
ｋ３３εをＩＩＩ！次形戒した後、フォ橿工・νチング
によってフィールド領域にｗ１定したＥＤ３４を形成す
る。その後開［１１３４を通じてフ４−ルド領域のしき
い電圧を高めるためにＰ型番純物であるボロンを３Ｑｋ
ｅｖの：ｍａエネルギでドース５ＸＩＱ′１／ｃｉｎ”
だけ注入し、イオン注入領域３５を形成する。
第６Ｂ図を参照して、上記Ｘ程の後、フィールド領域を
酸化して５ＱＱＱＡより厚いフ４−ルド酸化１１３６を
形成すると、イオン注入領域３５が拡散され、チャネル
ストプパ３７となる。その後メモリストリングおよびＮ
１拡散領域が形成されるアクティブ領域に残っている感
光ｌ！３３と窒化膜３２とを除去し、引続いて上記アク
ティブ領域にＮ型不純物である砒素を１００ｋｅｙの加
速エネルギでドーｘＬ ＱｘｌＯ”−３− ＯｘｌＯ”
／ ｃ ｍ ２だけ注入させ、エンハンスメント型Ｎチ
ャネル３９を形成する。このＮ型不純物のイオン２０ 注入は、デプレッション型のメモリストリングを形成す
るためである。
酸化して５ＱＱＱＡより厚いフ４−ルド酸化１１３６を
形成すると、イオン注入領域３５が拡散され、チャネル
ストプパ３７となる。その後メモリストリングおよびＮ
１拡散領域が形成されるアクティブ領域に残っている感
光ｌ！３３と窒化膜３２とを除去し、引続いて上記アク
ティブ領域にＮ型不純物である砒素を１００ｋｅｙの加
速エネルギでドーｘＬ ＱｘｌＯ”−３− ＯｘｌＯ”
／ ｃ ｍ ２だけ注入させ、エンハンスメント型Ｎチ
ャネル３９を形成する。このＮ型不純物のイオン２０ 注入は、デプレッション型のメモリストリングを形成す
るためである。
第６Ｃ図を参照して、上記工程の後、パッド酸化ｗｋ３
１を湿式方法によってエッチングし、再び第１ゲート酸
化膜３８を２５０Ａ程度の厚さに或長させる。その後、
第１ゲート酸化膜３８の上部に２０００Ａ程度の第１ゲ
ート電極物質４・０と、２０ＯＡ程度の酸化膜４２と、
３００Ａ程度の窒化膜４４と、２５００Δ程度のＬＴＯ
膜４６とを順次形成する。ここで、第１ゲート電極物質
４０は、多結晶シリコンまたはタングステンシリサイド
、チタニウムシリサイドおよびモリブデンシリサイド等
のポリサイド等で構成することができる。
１を湿式方法によってエッチングし、再び第１ゲート酸
化膜３８を２５０Ａ程度の厚さに或長させる。その後、
第１ゲート酸化膜３８の上部に２０００Ａ程度の第１ゲ
ート電極物質４・０と、２０ＯＡ程度の酸化膜４２と、
３００Ａ程度の窒化膜４４と、２５００Δ程度のＬＴＯ
膜４６とを順次形成する。ここで、第１ゲート電極物質
４０は、多結晶シリコンまたはタングステンシリサイド
、チタニウムシリサイドおよびモリブデンシリサイド等
のポリサイド等で構成することができる。
第６Ｄ図を参照して、ＬＴＯ膜４６の上部にリングラフ
ィック技術によって第１ゲート電極領域を限定する感光
膜パターン４８を形成した後、感光膜パターン４８をエ
ッチングマスクとしてＬＴＯ膜４６と、窒化膜４４と、
酸化膜４２と、第１ゲート電極物質４０と、第１ゲート
酸化膜３８とを順次除去する。
ィック技術によって第１ゲート電極領域を限定する感光
膜パターン４８を形成した後、感光膜パターン４８をエ
ッチングマスクとしてＬＴＯ膜４６と、窒化膜４４と、
酸化膜４２と、第１ゲート電極物質４０と、第１ゲート
酸化膜３８とを順次除去する。
２１
第６Ｅ図を参照して、感光膜パターン４８を除去した後
、２５０Ａ程度の厚さの第２ゲート酸化膜５０を成長さ
せる。このとき、第１ゲート電極４１の側壁にも酸化膜
が成長され、スペーサ５１が形成される。第２ゲート酸
化膜５０は第１ゲート酸化１！４０と同一である。
、２５０Ａ程度の厚さの第２ゲート酸化膜５０を成長さ
せる。このとき、第１ゲート電極４１の側壁にも酸化膜
が成長され、スペーサ５１が形成される。第２ゲート酸
化膜５０は第１ゲート酸化１！４０と同一である。
第６Ｆ図を参照して、第２ゲート酸化膜５０およびＬＴ
Ｏ膜４６上に２０００八程度の第２ゲート電極物質５２
と感光１ｉ５６とを順次形成する。
Ｏ膜４６上に２０００八程度の第２ゲート電極物質５２
と感光１ｉ５６とを順次形成する。
このとき、第２ゲート電極物質５２の堆積の後、抵抗を
低くするためＰＯＣ１３をドーピングする。
低くするためＰＯＣ１３をドーピングする。
第６Ｇ図を参照して、公知のリングラフィック技術によ
りＬＴσ膜４６上部の第２ゲート電極物質５２に第２ゲ
ート電極の領域を限定した後、残りの領域の第２ゲート
電極物質５２をエッチバック工程で除去し、第２ゲート
電極５８を形成する。
りＬＴσ膜４６上部の第２ゲート電極物質５２に第２ゲ
ート電極の領域を限定した後、残りの領域の第２ゲート
電極物質５２をエッチバック工程で除去し、第２ゲート
電極５８を形成する。
その後ＬＴＯ膜４６と窒化ｌＩ４４と酸化１！４２とを
順次エッチングし、感光ＩＩ５６も除去する。上記にお
いて、ＬＴＯ膜４６は湿式エッチングにより、窒化膜４
４と酸化８４２は乾式エッチングに２２ よる。
順次エッチングし、感光ＩＩ５６も除去する。上記にお
いて、ＬＴＯ膜４６は湿式エッチングにより、窒化膜４
４と酸化８４２は乾式エッチングに２２ よる。
上記において、第１および第２ゲート電極４］および５
８間の重なる部分には、上記窒化膜４４と酸化膜４２と
が残って第１および第２ゲート電極４１および５８の間
を電気的に分離し、また、第１ゲート電極４１上の第２
ゲート電極５８はフィールド酸化膜３６上の第２ゲート
電極５８より高くなければならない。
８間の重なる部分には、上記窒化膜４４と酸化膜４２と
が残って第１および第２ゲート電極４１および５８の間
を電気的に分離し、また、第１ゲート電極４１上の第２
ゲート電極５８はフィールド酸化膜３６上の第２ゲート
電極５８より高くなければならない。
第６Ｈ図を参照して、感光膜６０を塗布した後、リソグ
ラフィによりコンタクトが形成されるべき領域の第２ゲ
ート電極物質５２を乾式エッチングによって除去して接
続開口６１を形成し、接続開口６１を通じて高濃度Ｎ＋
イオンを注入してＮ＋イオン注入領域６３を形成する。
ラフィによりコンタクトが形成されるべき領域の第２ゲ
ート電極物質５２を乾式エッチングによって除去して接
続開口６１を形成し、接続開口６１を通じて高濃度Ｎ＋
イオンを注入してＮ＋イオン注入領域６３を形成する。
第６Ｉ図を参照して、感光膜６０を除去し、再び感光膜
６２を塗布した後、選ばれたメモリセルをプログラムす
るためにリソグラフィによって開口６４を形成する。そ
の後、開口６４を通じてＰ型不純物てあるボロンを８０
９０ｋｅｖの加速エネルギでドース１．ＯＸＩＯｌ
２−４．ＯＸＩＯ２３ １２／Ｃｍ２て注入させて、デプレッション型になって
いるメモリセルのうちの一部のチャネルをエンハンスメ
ント型に変える。すなわち、Ｎ型チャネル３９の一部分
に開口６４を通じてボロンを注入することにより、エン
ハンスメントＮ型チャネルが形成されてデータがプログ
ラムされる。このとき、第１ゲート電極４１および第２
ゲート電極５８が重なった部分について、露光のミスア
ライメントや過度現像により開口６４が拡張され、希望
しないメモリセルがプログラムされるのを防ぐ。
６２を塗布した後、選ばれたメモリセルをプログラムす
るためにリソグラフィによって開口６４を形成する。そ
の後、開口６４を通じてＰ型不純物てあるボロンを８０
９０ｋｅｖの加速エネルギでドース１．ＯＸＩＯｌ
２−４．ＯＸＩＯ２３ １２／Ｃｍ２て注入させて、デプレッション型になって
いるメモリセルのうちの一部のチャネルをエンハンスメ
ント型に変える。すなわち、Ｎ型チャネル３９の一部分
に開口６４を通じてボロンを注入することにより、エン
ハンスメントＮ型チャネルが形成されてデータがプログ
ラムされる。このとき、第１ゲート電極４１および第２
ゲート電極５８が重なった部分について、露光のミスア
ライメントや過度現像により開口６４が拡張され、希望
しないメモリセルがプログラムされるのを防ぐ。
その後、感光膜６２を除去し、ＬＴＯ膜とＢＰＳＧ膜と
を８５００Ａ程度堆積して中間絶縁膜７０を形成し、窒
素雰囲気で９２５℃にリフローさせ、それと同時にＮ＋
イオン注入領域６３の不純物がドライブインされ、Ｎ＋
拡散領域７１が形成される。その後、Ｎ＋拡散領域７１
上部にコンタクト領域を限定して中間絶縁膜７０および
第２ゲート絶縁膜５０をエッチングし、アルミニウム等
の金属１μｍ程度にスパッタリングしてビット線ＢＬに
使用される金属膜７４を形成することによ２４ り、第５図に示した構造が得られる。上記中間絶縁膜７
０は、ＬＴＯ膜とＰＳＧ （ＰｈｏｓｐｈｏＳｉ １
ｉｃａｔｅ Ｇｌａｓｓ）膜またはＬＴＯ膜とＢＰＳ
Ｇ （Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉ１ｉｃａｔｅ
Ｇｌａｓｓ）膜から形成される。
を８５００Ａ程度堆積して中間絶縁膜７０を形成し、窒
素雰囲気で９２５℃にリフローさせ、それと同時にＮ＋
イオン注入領域６３の不純物がドライブインされ、Ｎ＋
拡散領域７１が形成される。その後、Ｎ＋拡散領域７１
上部にコンタクト領域を限定して中間絶縁膜７０および
第２ゲート絶縁膜５０をエッチングし、アルミニウム等
の金属１μｍ程度にスパッタリングしてビット線ＢＬに
使用される金属膜７４を形成することによ２４ り、第５図に示した構造が得られる。上記中間絶縁膜７
０は、ＬＴＯ膜とＰＳＧ （ＰｈｏｓｐｈｏＳｉ １
ｉｃａｔｅ Ｇｌａｓｓ）膜またはＬＴＯ膜とＢＰＳ
Ｇ （Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉ１ｉｃａｔｅ
Ｇｌａｓｓ）膜から形成される。
上記のように、本発明の実施例では、酸化膜と窒化膜と
スペーサとを利用して第１および第２多結晶シリコンの
間を分離するので、チップの面積を大幅に縮小すること
ができる。加えて、第１および第２ゲート電極の重なる
部分は、基板のような型の不純物をイオン注入してメモ
リセルをプログラムするときに、選ばれたメモリセルに
だけイオン注入されるようになるので、ミサライメン１
・や過度現像が発生するときにも選ばれたメモリセルに
だけプログラムすることができる。したがって、信頼性
を向上させることができる。第２ゲト電極は第１ゲート
電極と重なった部分およびスペーサの幅だけの面積が増
加されるので、ワード線抵抗が減少し、メモリストリン
グのアクティブ領域の減少によりアクティブ抵抗が減少
される利２５ 点がある。
スペーサとを利用して第１および第２多結晶シリコンの
間を分離するので、チップの面積を大幅に縮小すること
ができる。加えて、第１および第２ゲート電極の重なる
部分は、基板のような型の不純物をイオン注入してメモ
リセルをプログラムするときに、選ばれたメモリセルに
だけイオン注入されるようになるので、ミサライメン１
・や過度現像が発生するときにも選ばれたメモリセルに
だけプログラムすることができる。したがって、信頼性
を向上させることができる。第２ゲト電極は第１ゲート
電極と重なった部分およびスペーサの幅だけの面積が増
加されるので、ワード線抵抗が減少し、メモリストリン
グのアクティブ領域の減少によりアクティブ抵抗が減少
される利２５ 点がある。
本発明には、本発明の概念を外れない範囲内で種々変形
があり得ることは、この分野の通常の知識を有するもの
は容易に理解することができるであろう。
があり得ることは、この分野の通常の知識を有するもの
は容易に理解することができるであろう。
［発明の効果］
以上のように、この発明によれば、メモリトランジスタ
のゲート電極を構成する少なくとも２つの導電物質が互
いに部分的に絶縁材料を介して重なっているので、高集
積化されたメモリトランジスタを有する読出専用メモリ
装置およびその製造方法を提供することができた。
のゲート電極を構成する少なくとも２つの導電物質が互
いに部分的に絶縁材料を介して重なっているので、高集
積化されたメモリトランジスタを有する読出専用メモリ
装置およびその製造方法を提供することができた。
第１図は、ＮＡＮＤ型マスクＲＯＭのメモリストリング
の回路図である。第２図は、従来のＮＡＮＤ型マスクＲ
ＯＭのメモリストリングのレイアウト図である。第３図
は、第２図に示したメモリストリングをａ−ａ一線にそ
って切断したときの断面構造図である。第４図は、この
発明の一実施例を示すマスクＲＯＭのメモリストリング
のレイ２６ アウト図である。第５図は、第４図に示したメモリスト
リングのｂ−ｂ一線にそって切断したときの断面構造図
である。第６Ａ図ないし第６■図は、第５図に示した構
造を有するメモリストリングを製造するための工程を示
す工程図である。 図において、３０はＰ型半導体基板、３８は第１ゲート
酸化膜、３９はデプレッション型Ｎチャネル、４１は第
１ゲート電極、４４は窒化膜、５０は第２ゲート酸化膜
、５１はスペーサ、５８は第２ゲート電極、７０は絶縁
膜、７１はＮ＋拡散領域、７４は金属膜である。 ２７
の回路図である。第２図は、従来のＮＡＮＤ型マスクＲ
ＯＭのメモリストリングのレイアウト図である。第３図
は、第２図に示したメモリストリングをａ−ａ一線にそ
って切断したときの断面構造図である。第４図は、この
発明の一実施例を示すマスクＲＯＭのメモリストリング
のレイ２６ アウト図である。第５図は、第４図に示したメモリスト
リングのｂ−ｂ一線にそって切断したときの断面構造図
である。第６Ａ図ないし第６■図は、第５図に示した構
造を有するメモリストリングを製造するための工程を示
す工程図である。 図において、３０はＰ型半導体基板、３８は第１ゲート
酸化膜、３９はデプレッション型Ｎチャネル、４１は第
１ゲート電極、４４は窒化膜、５０は第２ゲート酸化膜
、５１はスペーサ、５８は第２ゲート電極、７０は絶縁
膜、７１はＮ＋拡散領域、７４は金属膜である。 ２７
Claims (17)
- （１）データ信号をストアするための直列に接された複
数のメモリ電界効果トランジスタを有する読出専用メモ
リ装置であって、 主表面を有する半導体基板と、 前記基板の主表面上に形成された絶縁層と、各々が前記
絶縁層上に形成され、前記メモリトランジスタの各ゲー
ト電極を構成する複数の導電物質とを含み、 互いに隣接する少なくとも２つの導電物質は、絶縁材料
を介して互いに部分的に重なっている、読出専用メモリ
装置。 - （２）前記複数のメモリトランジスタは、１本のビット
線上に直列に接続され、 前記複数のメモリトランジスタは、各ゲート電極を構成
する各導電物質が複数のワード線にそれぞれ接続される
、請求項１に記載の読出専用メモリ装置。 - （３）前記複数の導電物質下の前記基板の主表面近くに
は、ストアされるべきデータ信号に応じて、各メモリト
ランジスタのためのエンハンスメント型チャネル領域と
デプレッション型チャネル領域とが形成される、請求項
１に記載の読出専用メモリ装置。 - （４）データ信号をストアするための直列に接続された
複数のメモリ電界効果トランジスタを有する読出専用メ
モリ装置であって、 主表面を有する半導体基板と、 前記基板の主表面上に形成された絶縁層と、各々が前記
絶縁層上に形成され、前記メモリトランジスタの各ゲー
ト電極を構成する複数の導電物質とを含み、 奇数番目の前記メモリトランジスタの各ゲート電極を構
成する各導電物質の一部は、偶数番目の前記メモリトラ
ンジスタの各ゲート電極を構成する各導電物質の一部を
絶縁材料を介して覆っている、読出専用メモリ装置。 - （５）データ信号をストアするための直列に接続された
複数のメモリ電界効果トランジスタを有する読出専用メ
モリ装置を製造するための方法であって、 前記半導体基板の主表面上に第１の絶縁膜を形成するス
テップと、 前記半導体基板の主表面近くに第１の型のチャネル領域
を形成するステップと、 前記第１の絶縁膜上に奇数番目のメモリトランジスタの
各ゲート電極を構成する導電物質群を形成するステップ
と、 上部に前記導電物質群が形成されていない部分において
前記第１の絶縁膜を除去するステップと、前記基板およ
び第１の導電物質群を覆って第２の絶縁膜を形成するス
テップと、 前記第２の絶縁膜上に第２の導体層を形成するステップ
と、 各前記導電物質上で前記導体層を分離するステップとを
含み、 分離された前記導体層の各々は、偶数番目のメモリトラ
ンジスタの各ゲート電極を構成する、読出専用メモリ装
置の製造方法。 - （６）さらに、ストアされるべきデータ信号に応じて、
前記基板の主表面近くに形成されたチャネル領域の型を
第２の型に変更するステップを含む、請求項５に記載の
読出専用メモリ装置の製造方法。 - （７）前記第１の型は、エンハンスメント型およびデプ
レッション型のうちの一方を含み、前記第２の型は、エ
ンハンスメント型およびデプレッション型のうちの他方
を含む、請求項６に記載の読出専用メモリ装置の製造方
法。 - （８）読出専用メモリ装置であって、 第１導電型の半導体基板と、 前記半導体基板の主表面の一方側に形成されたフィール
ド酸化膜と、 前記フィールド酸化膜の下部に形成されたチャネルスト
ッパと、 前記半導体基板の主表面の他方側に形成された第２導電
型の拡散領域と、 前記第２導電型の拡散領域とフィールド酸化膜との間の
半導体基板の主表面上に形成された第３および第４導電
型のチャネル領域と、 前記半導体基板の主表面上に形成されたゲート酸化膜と
、 前記第２導電型の拡散領域とフィールド酸化膜との間の
ゲート酸化膜上部に所定の距離を隔てて形成された複数
の第１の多結晶シリコンゲートと、前記第１の多結晶シ
リコンゲートとスペーサおよび酸化膜／窒化膜により分
離されるように形成された複数の第２の多結晶シリコン
ゲートと、前記第１および第２の多結晶シリコンゲート
上部に形成された絶縁膜と、 前記絶縁膜上部に形成され、接続開口を通じて前記第２
導電型の拡散領域と接触する金属膜とを含む、読出専用
メモリ装置。 - （９）前記第３導電型は第２導電型のデプレッション型
を含み、 前記第４導電型が第２導電型のエンハンスメント型を含
む、請求項８に記載の読出専用メモリ装置。 - （１０）前記第２の多結晶シリコンゲートが前記第１の
多結晶シリコンゲートに重畳されるように形成される、
請求項８に記載の読出専用メモリ装置。 - （１１）読出専用メモリ装置の製造方法であって、 第１導電型の半導体基板上にパッド酸化膜と窒化膜とを
順次形成した後、所定の領域の窒化膜をエッチングし、
前記所定の領域の基板に第１導電型の不純物をイオン注
入してイオン注入領域を形成するステップと、 前記イオン注入領域上にフィールド酸化膜を形成した後
、前記窒化膜を除去し第２導電型の不純物をイオン注入
して第３導電型のチャネルを形成するステップと、 前記パッド酸化膜を除去し、前記基板およびフィールド
酸化膜上部に第１ゲート酸化膜、第１ゲート電極物質、
酸化膜、窒化膜およびＬＴＯ膜を順次形成するステップ
と、 所定の領域の前記ＬＴＯ膜、窒化膜、酸化膜、第１ゲー
ト電極物質および第１ゲート酸化膜をエッチングして、
第１ゲート電極を形成し、基板を部分的に露出させるス
テップと、 前記部分的に露出された基板およびＬＴＯ膜上部に第２
ゲート酸化膜を形成し、前記第１ゲート電極の両側にス
ペーサを形成するステップと、前記第２ゲート酸化膜、
スペーサおよびＬＴＯ膜上部に第２ゲート電極物質を堆
積するステップと、 前記ＬＴＯ膜上部の前記第２ゲート電極物質、ＬＴＯ膜
、窒化膜および酸化膜を順次エッチングして第２ゲート
電極を形成するステップと、所定の第２ゲート電極物質
をエッチングして開口を形成するステップと、 前記開口を介して選ばれたメモリセルに第１導電型の不
純物をイオン注入して第４導電型のチャネルを形成する
ステップと、 前記所定の領域の開口に第２導電型の不純物をイオン注
入して、ソースおよびドレインの拡散領域を形成した後
、前記第２ゲート酸化膜、第１ゲート電極および第２ゲ
ート電極の全表面に絶縁膜を形成し、前記第２導電型の
拡散領域上部に接続開口を形成して金属膜を形成するス
テップとを含む、読出専用メモリ装置の製造方法。 - （１２）前記第３導電型は第２導電型のデプレッション
型を含み、 前記第４導電型は第２導電型のエンハンスメント型を含
む、請求項１１に記載の読出専用メモリ装置の製造方法
。 - （１３）前記第１および第２ゲート電極が多結晶シリコ
ンまたはポリサイド物質を含む、請求項１１に記載の読
出専用メモリ装置の製造方法。 - （１４）前記ポリサイドは、タングステンシリサイド、
チタニウムシリサイドまたはモリブデンシリサイドのい
ずれかを含む、請求項１３に記載の読出専用メモリ装置
の製造方法。 - （１５）前記第２ゲート電極はエッチバック工程によっ
て形成される、請求項１１に記載の読出専用メモリ装置
の製造方法。 - （１６）前記スペーサおよび前記第１および第２のゲー
トが選ばれたメモリセルに第１導電型の不純物注入時に
おいて、ミスアライメントや過度現像により選ばれない
メモリセルがプログラムされることを防止する、請求項
１１に記載の読出専用メモリ装置の製造方法。 - （１７）前記絶縁膜がＰＳＧ膜およびＬＴＯ膜またはＢ
ＰＳＧ膜およびＬＴＯ膜のいずれかから形成される、請
求項１１に記載の読出専用メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR89-7341 | 1989-05-31 | ||
| KR1019890007341A KR900019018A (ko) | 1989-05-31 | 1989-05-31 | 이중 다결정실리콘을 갖는 마스크롬장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0321070A true JPH0321070A (ja) | 1991-01-29 |
Family
ID=19286632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2121053A Pending JPH0321070A (ja) | 1989-05-31 | 1990-05-09 | 読出専用メモリ装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0321070A (ja) |
| KR (1) | KR900019018A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100291485B1 (ko) * | 1998-05-22 | 2001-12-17 | 재 윤 김 | 중공심재척킹장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104469A (ja) * | 1986-10-22 | 1988-05-09 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6431456A (en) * | 1987-07-27 | 1989-02-01 | Sharp Kk | Semiconductor device |
-
1989
- 1989-05-31 KR KR1019890007341A patent/KR900019018A/ko not_active Application Discontinuation
-
1990
- 1990-05-09 JP JP2121053A patent/JPH0321070A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104469A (ja) * | 1986-10-22 | 1988-05-09 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6431456A (en) * | 1987-07-27 | 1989-02-01 | Sharp Kk | Semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100291485B1 (ko) * | 1998-05-22 | 2001-12-17 | 재 윤 김 | 중공심재척킹장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900019018A (ko) | 1990-12-22 |
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