JPS647510B2 - - Google Patents
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- JPS647510B2 JPS647510B2 JP55140694A JP14069480A JPS647510B2 JP S647510 B2 JPS647510 B2 JP S647510B2 JP 55140694 A JP55140694 A JP 55140694A JP 14069480 A JP14069480 A JP 14069480A JP S647510 B2 JPS647510 B2 JP S647510B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に関するものである。もつ
と詳細にいえば、Ｎチヤンネルシリコンゲート
MOS−RAMおよびそれに類するものの製造法に
関するものである。
と詳細にいえば、Ｎチヤンネルシリコンゲート
MOS−RAMおよびそれに類するものの製造法に
関するものである。
（従来の技術）
MOS／LSIダイナミツクRAMのような半導体
装置の製造に用いられる製造法は、G.R.Mohan
Rao名で公布されテキサス・インスツルメンツ社
に譲渡された米国特許第4055444号に記載された、
Ｎチヤンネル自己整合ゲートプロセスと呼ばれる
製造法である。この製造法では、MOS電界効果
トランジスタの閾値電圧を２レベルたは多レベル
に調節するために、イオン注入段階が用いられ
る。例えば、セル配列体の中のトランジスタは、
このチツプ内の周辺回路内の入力／出力バツフア
のトランジスタに比べて、異つた閾値電圧をもつ
ことが必要である。この場合には普通２つの異な
る閾値が必要である。従来は、これらのイオン注
入段階においては、１つの注入に対し１つのマス
ク段階が用いられるので２つまたはもつと多くの
別々のマスク段階がこれらのイオン注入段階に対
し用いられた。これは洗浄工程またはストリツピ
ング工程を必要とし、それから別のフオトレジス
トのスピンオン・デポジシヨンを必要とする。コ
スト、製造時間および収率は工程段階の数に依存
するから、可能な場合には、工程の数を減らすこ
とが望ましい。
装置の製造に用いられる製造法は、G.R.Mohan
Rao名で公布されテキサス・インスツルメンツ社
に譲渡された米国特許第4055444号に記載された、
Ｎチヤンネル自己整合ゲートプロセスと呼ばれる
製造法である。この製造法では、MOS電界効果
トランジスタの閾値電圧を２レベルたは多レベル
に調節するために、イオン注入段階が用いられ
る。例えば、セル配列体の中のトランジスタは、
このチツプ内の周辺回路内の入力／出力バツフア
のトランジスタに比べて、異つた閾値電圧をもつ
ことが必要である。この場合には普通２つの異な
る閾値が必要である。従来は、これらのイオン注
入段階においては、１つの注入に対し１つのマス
ク段階が用いられるので２つまたはもつと多くの
別々のマスク段階がこれらのイオン注入段階に対
し用いられた。これは洗浄工程またはストリツピ
ング工程を必要とし、それから別のフオトレジス
トのスピンオン・デポジシヨンを必要とする。コ
スト、製造時間および収率は工程段階の数に依存
するから、可能な場合には、工程の数を減らすこ
とが望ましい。
（発明が解決しようとする問題点）
本発明の主要な目的は、標準的高ボリユームＮ
チヤンネルMOSプロセス（high volume Ｎ−
channel MOS process）を基本的には用いてい
るが、半導体メモリ装置またはそれに類する装置
の改良された製造法をうることである。本発明の
別の目的は、標準的Ｎチヤンネル自己整合シリコ
ンゲート製造法により、しかし、少ない数の工程
段階をもつた製造法により、半導体装置をうるこ
とである。
チヤンネルMOSプロセス（high volume Ｎ−
channel MOS process）を基本的には用いてい
るが、半導体メモリ装置またはそれに類する装置
の改良された製造法をうることである。本発明の
別の目的は、標準的Ｎチヤンネル自己整合シリコ
ンゲート製造法により、しかし、少ない数の工程
段階をもつた製造法により、半導体装置をうるこ
とである。
（問題点を解決するための手段および作用）
本発明の１つの実施例によれば、MOSランダ
ムアクセスメモリすなわちRAMのような半導体
集積回路が、標準的Ｎチヤンネルシリコンゲート
製造法によりしかも順次行なわれるマスク段階で
はフオトレジストの再露出によりポジタイプのフ
オトレジストを用いて製造される。閾値調節を行
なうためにイオン注入を行なうさい、ポジタイプ
のフオトレジストが沈着され、そしてトランジス
タのチヤンネル面積を定める第１のマスクを用い
て露光される。これらのトランジスタは１つの閾
値電圧をもつことになる。そして現像によりこれ
らのチヤンネル面積が露出され、そしてこれらの
チヤンネル面積に対してのみ第１注入が行なわれ
る。それから、フオトレジストを除去することな
く、第２のマスクを用いた別の露光が別の閾値電
圧をもつトランジスタのチヤンネル面積を定め
る。このフオトレジストが２度目に現像された
後、第１のマスクおよび第２マスクによつて定め
られるチヤンネル面積に対し別のイオン注入が行
なわれる。
ムアクセスメモリすなわちRAMのような半導体
集積回路が、標準的Ｎチヤンネルシリコンゲート
製造法によりしかも順次行なわれるマスク段階で
はフオトレジストの再露出によりポジタイプのフ
オトレジストを用いて製造される。閾値調節を行
なうためにイオン注入を行なうさい、ポジタイプ
のフオトレジストが沈着され、そしてトランジス
タのチヤンネル面積を定める第１のマスクを用い
て露光される。これらのトランジスタは１つの閾
値電圧をもつことになる。そして現像によりこれ
らのチヤンネル面積が露出され、そしてこれらの
チヤンネル面積に対してのみ第１注入が行なわれ
る。それから、フオトレジストを除去することな
く、第２のマスクを用いた別の露光が別の閾値電
圧をもつトランジスタのチヤンネル面積を定め
る。このフオトレジストが２度目に現像された
後、第１のマスクおよび第２マスクによつて定め
られるチヤンネル面積に対し別のイオン注入が行
なわれる。
（実施例）
第１図には本発明より製造された半導体装置の
一部分が示されている。この装置はMOSトラン
ジスタ１０および１０′を有している。これらの
MOSトランジスタはおのおのゲート１１、ソー
ス１２およびドレン１３を有している。ゲート１
１は実際には多結晶シリコンストリツプの一部分
であり、そしてこの多結晶シリコンストリツプは
半導体本体の表面に沿つて延びている。シリコン
基板（bar）上につくられたこの装置は典型的に
は多くの場合64Kメモリセルを有し、そして基板
の側辺の長さはビツト密度による約５ミリメート
ル（200ミル）より短かく、また約25平方ミリメ
ートル（40000平方ミル）より狭い。図示されて
いるトランジスタはこの基板のごとく一部分であ
り、その幅は0.025ミリメートル乃至0.050ミリメ
ートル（１ミル乃至２ミル）であることが多い。
「64K」RAMは、周辺における入力／出力回路、
デコーダおよびクロツク発生器と共に、配列体の
中に65536ビツトを有する。
一部分が示されている。この装置はMOSトラン
ジスタ１０および１０′を有している。これらの
MOSトランジスタはおのおのゲート１１、ソー
ス１２およびドレン１３を有している。ゲート１
１は実際には多結晶シリコンストリツプの一部分
であり、そしてこの多結晶シリコンストリツプは
半導体本体の表面に沿つて延びている。シリコン
基板（bar）上につくられたこの装置は典型的に
は多くの場合64Kメモリセルを有し、そして基板
の側辺の長さはビツト密度による約５ミリメート
ル（200ミル）より短かく、また約25平方ミリメ
ートル（40000平方ミル）より狭い。図示されて
いるトランジスタはこの基板のごとく一部分であ
り、その幅は0.025ミリメートル乃至0.050ミリメ
ートル（１ミル乃至２ミル）であることが多い。
「64K」RAMは、周辺における入力／出力回路、
デコーダおよびクロツク発生器と共に、配列体の
中に65536ビツトを有する。
第２図は本発明による半導体装置の製造工程を
説明している。出発物質はＰ形単結晶半導体級シ
リコンのスライスで、その直径は典型的には100
ミリメートル（４インチ）である。第２図に示さ
れた基板部分２０はスライスの非常に小さな分割
されていない部分のみを表しており、各部分の幅
は約0.025ミリメートル（１ミル）であることが
多い。適当な洗浄を行なつた後、このスライスは
1000℃乃至1100℃の高温度にある管形炉中におい
て酸素に触れることによつて酸化され、スライス
の全表面上に厚さ約1000Åの酸化物層１がつくら
れる。次に、CVD反応器の中でこのスライスを
ジクロロシランとアンモニアの雰囲気にさらすこ
とにより、スライスの全表面上に厚さ約1000Åの
窒化シリコンの層２２がつくられる。このスライ
スの全表面上にフオトレジストの被覆が行なわ
れ、それからその被覆はマスクを通して紫外光線
で照射される。このマスクは厚いフイールド酸化
物とP+チヤンネルストツプとの必要なパターン
を定めるためのものである。それからこのレジス
トが現像され、酸化物層２１を所定の位置に残
し、窒化物が窒化物エツチング剤によつて除去さ
れる面積を露出させる。
説明している。出発物質はＰ形単結晶半導体級シ
リコンのスライスで、その直径は典型的には100
ミリメートル（４インチ）である。第２図に示さ
れた基板部分２０はスライスの非常に小さな分割
されていない部分のみを表しており、各部分の幅
は約0.025ミリメートル（１ミル）であることが
多い。適当な洗浄を行なつた後、このスライスは
1000℃乃至1100℃の高温度にある管形炉中におい
て酸素に触れることによつて酸化され、スライス
の全表面上に厚さ約1000Åの酸化物層１がつくら
れる。次に、CVD反応器の中でこのスライスを
ジクロロシランとアンモニアの雰囲気にさらすこ
とにより、スライスの全表面上に厚さ約1000Åの
窒化シリコンの層２２がつくられる。このスライ
スの全表面上にフオトレジストの被覆が行なわ
れ、それからその被覆はマスクを通して紫外光線
で照射される。このマスクは厚いフイールド酸化
物とP+チヤンネルストツプとの必要なパターン
を定めるためのものである。それからこのレジス
トが現像され、酸化物層２１を所定の位置に残
し、窒化物が窒化物エツチング剤によつて除去さ
れる面積を露出させる。
フオトレジストと窒化物をマスクとして用い、
次に、このスライスに従来のイオン注入工程が行
なわれてP+チヤンネルストツプ領域がつくられ
る。それによつて、ほう素原子がシリコンのマス
クされていない領域２３の中に導入される。領域
２３は完成した装置では同じ形では存在していな
い。それはスライスのこの部分のいくらかがフイ
ールド酸化工程で消費されるからである。通常こ
のスライスに対し、イオン注入の後でしかもフイ
ールド酸化物成長の前に、テキサス・インスツル
メンツ社に譲渡された米国特許第4055444号に記
載されているように、熱処理が行なわれる。
次に、このスライスに従来のイオン注入工程が行
なわれてP+チヤンネルストツプ領域がつくられ
る。それによつて、ほう素原子がシリコンのマス
クされていない領域２３の中に導入される。領域
２３は完成した装置では同じ形では存在していな
い。それはスライスのこの部分のいくらかがフイ
ールド酸化工程で消費されるからである。通常こ
のスライスに対し、イオン注入の後でしかもフイ
ールド酸化物成長の前に、テキサス・インスツル
メンツ社に譲渡された米国特許第4055444号に記
載されているように、熱処理が行なわれる。
次の工程段階はフイールド酸化物をつくること
である。この工程段階はスライスを約1000℃乃至
1100℃の水蒸気中または酸化雰囲気中に約数時間
置くことによつて実行される。このことにより、
第２図ｂに示されているように、厚いフイールド
酸化物領域または厚いフイールド酸化物層２４が
成長する。この領域は、シリコンが酸化のさい消
費されるので、シリコン表面の内部に広がつてい
る。窒化物層２２の残つている部分はこの酸化を
マスクする。この層２４の長さは約10000Åで、
その約半分はもとの表面より上にあり、そして約
半分はもとの表面より下にある。注入によりつく
られたほう素ドープP+領域２３は一部分は消費
されるが、酸化物の先の方にも拡散し、フイール
ド酸化物２４の下のもとの領域２３よりはるかに
深いところにP+チヤンネルストツプ領域２５を
つくる。
である。この工程段階はスライスを約1000℃乃至
1100℃の水蒸気中または酸化雰囲気中に約数時間
置くことによつて実行される。このことにより、
第２図ｂに示されているように、厚いフイールド
酸化物領域または厚いフイールド酸化物層２４が
成長する。この領域は、シリコンが酸化のさい消
費されるので、シリコン表面の内部に広がつてい
る。窒化物層２２の残つている部分はこの酸化を
マスクする。この層２４の長さは約10000Åで、
その約半分はもとの表面より上にあり、そして約
半分はもとの表面より下にある。注入によりつく
られたほう素ドープP+領域２３は一部分は消費
されるが、酸化物の先の方にも拡散し、フイール
ド酸化物２４の下のもとの領域２３よりはるかに
深いところにP+チヤンネルストツプ領域２５を
つくる。
次に、残つている窒化物層２２が、窒化物を腐
食するが酸化シリコンは腐食しないエツチング剤
によつて、除去される。それから酸化物２１がエ
ツチングによつて除去され、そして露出したシリ
コンが洗浄される。それから、ゲート酸化物２６
が熱酸化により約500Å乃至800Åの厚さにまで成
長される。
食するが酸化シリコンは腐食しないエツチング剤
によつて、除去される。それから酸化物２１がエ
ツチングによつて除去され、そして露出したシリ
コンが洗浄される。それから、ゲート酸化物２６
が熱酸化により約500Å乃至800Åの厚さにまで成
長される。
本発明により、ポジタイプのフオトレジストの
単一の再露出被覆を用い、この時点で２つのイオ
ン注入段階が実行される。第２図ｃに示されてい
るように、市販されているポジタイプのフオトレ
ジストの層２７はマスクを通して紫外光線で照射
される。このマスクを通して光が通過し、トラン
ジスタ１０のチヤンネル領域となるべき面積の上
の面積部分に当る。そしてポジタイプのフオトレ
ジストが現像され、それによつて面積部分２８内
の層２７が除去される。それから、イオン注入段
階が、市販されている標準的装置を用いて、
MOS装置の閾値電圧を調節するために通常用い
られるエネルギと照射量で実行され、それにより
注入面積２９がつくられる。次に、このスライス
が別のマスクを通して紫外光線で再び照射され
る。このマスクは、第２図ｄに示されているよう
に、トランジスタ１０′のチヤンネルとなるべき
部分の上の面積３０に紫外光線が透過して当るパ
ターンをもつている。再び、フオトレジストが現
像され、それで面積３０内の層２７が除去され
る。第２のイオン注入段階が選定されたエネルギ
と照射量をもつて実行され、それにより、必要な
閾値をもつた注入領域３１がつくられる。同時、
面積２８内の領域２９はさらに注入され、したが
つて、２つの注入の組合せがトランジスタ１０に
対する必要な閾値をつくるように選定される。次
に、層２７が除去される。
単一の再露出被覆を用い、この時点で２つのイオ
ン注入段階が実行される。第２図ｃに示されてい
るように、市販されているポジタイプのフオトレ
ジストの層２７はマスクを通して紫外光線で照射
される。このマスクを通して光が通過し、トラン
ジスタ１０のチヤンネル領域となるべき面積の上
の面積部分に当る。そしてポジタイプのフオトレ
ジストが現像され、それによつて面積部分２８内
の層２７が除去される。それから、イオン注入段
階が、市販されている標準的装置を用いて、
MOS装置の閾値電圧を調節するために通常用い
られるエネルギと照射量で実行され、それにより
注入面積２９がつくられる。次に、このスライス
が別のマスクを通して紫外光線で再び照射され
る。このマスクは、第２図ｄに示されているよう
に、トランジスタ１０′のチヤンネルとなるべき
部分の上の面積３０に紫外光線が透過して当るパ
ターンをもつている。再び、フオトレジストが現
像され、それで面積３０内の層２７が除去され
る。第２のイオン注入段階が選定されたエネルギ
と照射量をもつて実行され、それにより、必要な
閾値をもつた注入領域３１がつくられる。同時、
面積２８内の領域２９はさらに注入され、したが
つて、２つの注入の組合せがトランジスタ１０に
対する必要な閾値をつくるように選定される。次
に、層２７が除去される。
層２７の最初の厚さは約12500Åであり、そし
てその中の約1500Åは第１現像段階において除去
される。再露光と再現像のさい約2000Åが除去さ
れて、約9000Åが残る。この厚さは35KeVの注
入をマスクするのに十分の厚さである。
てその中の約1500Åは第１現像段階において除去
される。再露光と再現像のさい約2000Åが除去さ
れて、約9000Åが残る。この厚さは35KeVの注
入をマスクするのに十分の厚さである。
第２図ｅに示されているように、多結晶シリコ
ンとシリコンとのコンタクトのための窓がパター
ンにつくられ、そしてこの時点でフオトレジスト
を用いてエツチされ、それから厚さ約0.5ミクロ
ンの多結晶シリコンの層が、標準的技術を用い
て、反応器の中で全スライス上に沈着される。こ
の層は、後のN+拡散または注入によりドープさ
れ、大きな導電性をもつようにされる。この多結
晶シリコン層は、フオトレジスト層を付加し、照
射の目的のためにつくられたマスクを通して紫外
光線で照射し、現像し、それから多結晶シリコン
と露出した酸化物の両方をエツチングすることに
より、パターンにつくられる。残つたフオトレジ
ストは、このチツプ上の回路の他の部分の相互接
続をマスクすると共に、（単一レベル多結晶シリ
コン工程のための）ゲート面積をマスクする。マ
スクされていない多結晶シリコンはエツチングに
より除去され、その結果えられる第２図ｅに示さ
れた構造体はもとの多結晶シリコン層の一部分だ
けを有している。次に、このスライスは注入に対
し標準的N+拡散が行なわれ、それによつて、N+
領域であるソース領域とドレン領域がつくられ
る。このさい、ゲート酸化物２６とフイールド酸
化物２４が拡散マスクとして用いられる。
ンとシリコンとのコンタクトのための窓がパター
ンにつくられ、そしてこの時点でフオトレジスト
を用いてエツチされ、それから厚さ約0.5ミクロ
ンの多結晶シリコンの層が、標準的技術を用い
て、反応器の中で全スライス上に沈着される。こ
の層は、後のN+拡散または注入によりドープさ
れ、大きな導電性をもつようにされる。この多結
晶シリコン層は、フオトレジスト層を付加し、照
射の目的のためにつくられたマスクを通して紫外
光線で照射し、現像し、それから多結晶シリコン
と露出した酸化物の両方をエツチングすることに
より、パターンにつくられる。残つたフオトレジ
ストは、このチツプ上の回路の他の部分の相互接
続をマスクすると共に、（単一レベル多結晶シリ
コン工程のための）ゲート面積をマスクする。マ
スクされていない多結晶シリコンはエツチングに
より除去され、その結果えられる第２図ｅに示さ
れた構造体はもとの多結晶シリコン層の一部分だ
けを有している。次に、このスライスは注入に対
し標準的N+拡散が行なわれ、それによつて、N+
領域であるソース領域とドレン領域がつくられ
る。このさい、ゲート酸化物２６とフイールド酸
化物２４が拡散マスクとして用いられる。
約400℃の低温度において、シランの分解によ
り酸化シリコンの層が沈着される。この層は金属
レベルを多結晶シリコン相互接続およびゲートか
ら絶縁する。これは多重レベル酸化物といわれ
る。この多重レベル酸化物層はフオトレジスト工
程によつてパターンに作られ、RAM配列体内に
おいて、または、このチツプの周辺における入力
バツフア、デコーダ、感知増幅器（センスアン
プ）、クロツク発生器およびこれに類する装置に
おいて、金属とシリコンとのコンタクトのための
または金属と多結晶シリコンとのコンタクトのた
めの接触面積を露出する。
り酸化シリコンの層が沈着される。この層は金属
レベルを多結晶シリコン相互接続およびゲートか
ら絶縁する。これは多重レベル酸化物といわれ
る。この多重レベル酸化物層はフオトレジスト工
程によつてパターンに作られ、RAM配列体内に
おいて、または、このチツプの周辺における入力
バツフア、デコーダ、感知増幅器（センスアン
プ）、クロツク発生器およびこれに類する装置に
おいて、金属とシリコンとのコンタクトのための
または金属と多結晶シリコンとのコンタクトのた
めの接触面積を露出する。
金属とのコンタクトおよび相互接続は、このス
ライスの全表面上にアルミニウムの薄膜を沈着
し、それから、フオトレジストマスクとそれに続
いてエツチングを行なうことによつてそれをパタ
ーンに作るという、通常の方法でつくられる。こ
のことにより、金属ストリツプとコンタクト面積
とそして必儲なとき接合パドが残る。
ライスの全表面上にアルミニウムの薄膜を沈着
し、それから、フオトレジストマスクとそれに続
いてエツチングを行なうことによつてそれをパタ
ーンに作るという、通常の方法でつくられる。こ
のことにより、金属ストリツプとコンタクト面積
とそして必儲なとき接合パドが残る。
保護被覆（図示されていない）が沈着され、そ
してパターンにつくられて接合パドが露出され、
それから、このスライスが個々のチツプに分割さ
れ、そしてこれらが通常の方法でパツケージの中
に実装される。
してパターンにつくられて接合パドが露出され、
それから、このスライスが個々のチツプに分割さ
れ、そしてこれらが通常の方法でパツケージの中
に実装される。
前記記載の単一レベル多結晶シリコン工程の代
りに、２重レベル多結晶シリコン工程が非常に高
集積のRAM配列体に対し通常望ましいが、しか
し、この工程を選択するかどうかは本発明に関与
するものではない。
りに、２重レベル多結晶シリコン工程が非常に高
集積のRAM配列体に対し通常望ましいが、しか
し、この工程を選択するかどうかは本発明に関与
するものではない。
本発明による基本的考え方は、前記記載の注入
の代りに、他の連続工程にも用いることができ
る。例えば、異つた層を次々にエツチするさい前
記のようなポジタイプのフオトレジストの再露光
を用いることができる。
の代りに、他の連続工程にも用いることができ
る。例えば、異つた層を次々にエツチするさい前
記のようなポジタイプのフオトレジストの再露光
を用いることができる。
前記記載のように紫外光線で露光する代りに、
電子ビーム、Ｘ線または他の形の放射線を用い
て、同じ原理がリソグラフイに応用可能であるこ
とは明らかである。
電子ビーム、Ｘ線または他の形の放射線を用い
て、同じ原理がリソグラフイに応用可能であるこ
とは明らかである。
本発明は例示された実施例に基づいて記載され
たけれども、この記載は限定のためであると考え
てはならない。本発明の他の実施例と共に、例示
された実施例のいろいろな変更は当業者には明ら
かであろう。したがつて、このような変更実施例
はすべて本発明の範囲内に入ると考えられるべき
である。
たけれども、この記載は限定のためであると考え
てはならない。本発明の他の実施例と共に、例示
された実施例のいろいろな変更は当業者には明ら
かであろう。したがつて、このような変更実施例
はすべて本発明の範囲内に入ると考えられるべき
である。
以上の説明に関連して、更に以下の項を開示す
る。
る。
(1) 感光性マスク物質の層を半導体本体の面上に
つけることと、前記層の第１の面積を放射線で
照射することと、前記第１の面積を除去するた
めに前記層を現像することと、残つた前記層を
マスクとして前記面上の処理工程を実行するこ
とと、前記層の第２の面積を放射線で照射する
ことと、前記第２の面積を除去するために前記
層を現像することと、残りの前記層をマスクと
して用い前記面上の別の処理工程を実行するこ
ととの各段階を有する、半導体装置の製造法。
つけることと、前記層の第１の面積を放射線で
照射することと、前記第１の面積を除去するた
めに前記層を現像することと、残つた前記層を
マスクとして前記面上の処理工程を実行するこ
とと、前記層の第２の面積を放射線で照射する
ことと、前記第２の面積を除去するために前記
層を現像することと、残りの前記層をマスクと
して用い前記面上の別の処理工程を実行するこ
ととの各段階を有する、半導体装置の製造法。
(2) 第１項において、前記半導体装置がトランジ
スタを含んでおり、前記処理工程が前記トラン
ジスタの閾値電圧を調節するイオン注入であ
る、半導体装置の製造法。
スタを含んでおり、前記処理工程が前記トラン
ジスタの閾値電圧を調節するイオン注入であ
る、半導体装置の製造法。
(3) 第２項において、前記半導体物体がＰ形であ
り、前記トランジスタのソースおよびドレンが
Ｎ形である、半導体装置の製造法。
り、前記トランジスタのソースおよびドレンが
Ｎ形である、半導体装置の製造法。
(4) 第１項において、感光性マスク物質がポジタ
イプのフオトレジストである、半導体装置の製
造法。
イプのフオトレジストである、半導体装置の製
造法。
(5) 第４項において、前記放射線が紫外光線であ
る、半導体装置の製造法。
る、半導体装置の製造法。
（発明の効果）
本発明によれば、半導体装置の処理工程数を減
少させることができ、従つて製造コストが低下
し、分留りが上る。
少させることができ、従つて製造コストが低下
し、分留りが上る。
第１図は本発明の１つの実施例により製造する
ことができるトランジスタの物理的レイアウトを
示した半導体チツプの小さな部分の拡大平面図、
第２図は第１図の線ａ−ａに一般的に沿つてとら
れた製造工程の次々の段階における第１図の半導
体装置の断面の立面図。 １０，１０′……MOSトランジスタ、１１……
ゲート、１２……ソース、１３……ドレン、２０
……基板、２１……酸化物層、２２……窒化シリ
コン層、２３……マスクされない領域、２４……
フイールド酸化物層、２５……チヤンネルストツ
プ領域、２６……ゲート酸化物、２７……フオト
レジスト層。
ことができるトランジスタの物理的レイアウトを
示した半導体チツプの小さな部分の拡大平面図、
第２図は第１図の線ａ−ａに一般的に沿つてとら
れた製造工程の次々の段階における第１図の半導
体装置の断面の立面図。 １０，１０′……MOSトランジスタ、１１……
ゲート、１２……ソース、１３……ドレン、２０
……基板、２１……酸化物層、２２……窒化シリ
コン層、２３……マスクされない領域、２４……
フイールド酸化物層、２５……チヤンネルストツ
プ領域、２６……ゲート酸化物、２７……フオト
レジスト層。
Claims (1)
- 【特許請求の範囲】 １ 半導体本体の１つの面上に感光性マスク物質
からなる層を設けることと、 前記感光性マスク物質の第１の領域を除去し、
除去されなかつた感光性マスク物質からなる第１
の不純物導入用マスクを得ることと、 前記第１のマスクを用い、前記半導体本体の面
への不純物導入工程を実行することと、 前記第１のマスクの前記感光性マスク物質の第
２の領域を除去し、除去されなかつた感光性マス
ク物質からなる第２の不純物導入用マスクを得る
ことと、 前記第２のマスクを用い、前記半導体の面への
不純物導入工程をさらに実行すること とを有する、半導体装置の製造法。 ２ 特許請求の範囲第１項において、前記半導体
装置はトランジスタを含んでおり、前記両不純物
導入工程はトランジスタの閾値電圧を調整するイ
オン注入である、半導体装置の製造法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/083,929 US4257826A (en) | 1979-10-11 | 1979-10-11 | Photoresist masking in manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5696868A JPS5696868A (en) | 1981-08-05 |
| JPS647510B2 true JPS647510B2 (ja) | 1989-02-09 |
Family
ID=22181579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14069480A Granted JPS5696868A (en) | 1979-10-11 | 1980-10-09 | Method of manufacturing semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4257826A (ja) |
| JP (1) | JPS5696868A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4317273A (en) * | 1979-11-13 | 1982-03-02 | Texas Instruments Incorporated | Method of making high coupling ratio DMOS electrically programmable ROM |
| US4336647A (en) * | 1979-12-21 | 1982-06-29 | Texas Instruments Incorporated | Method of making implant programmable N-channel read only memory |
| WO1983002362A1 (en) * | 1981-12-21 | 1983-07-07 | Burroughs Corp | Improvement in and relating to the manufacture of wafer scale integrated circuits |
| JPS60263430A (ja) * | 1984-06-12 | 1985-12-26 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4585342A (en) * | 1984-06-29 | 1986-04-29 | International Business Machines Corporation | System for real-time monitoring the characteristics, variations and alignment errors of lithography structures |
| US4745083A (en) * | 1986-11-19 | 1988-05-17 | Sprague Electric Company | Method of making a fast IGFET |
| JP2515009B2 (ja) * | 1989-01-13 | 1996-07-10 | 株式会社東芝 | 不揮発性半導体メモリの製造方法 |
| US5739058A (en) * | 1995-12-14 | 1998-04-14 | Micron Technology, Inc. | Method to control threshold voltage by modifying implant dosage using variable aperture dopant implants |
| WO2000077575A1 (en) * | 1999-06-10 | 2000-12-21 | Alliedsignal Inc. | Spin-on-glass anti-reflective coatings for photolithography |
| US6368400B1 (en) * | 2000-07-17 | 2002-04-09 | Honeywell International | Absorbing compounds for spin-on-glass anti-reflective coatings for photolithography |
| US8053159B2 (en) | 2003-11-18 | 2011-11-08 | Honeywell International Inc. | Antireflective coatings for via fill and photolithography applications and methods of preparation thereof |
| US8642246B2 (en) * | 2007-02-26 | 2014-02-04 | Honeywell International Inc. | Compositions, coatings and films for tri-layer patterning applications and methods of preparation thereof |
| US8557877B2 (en) | 2009-06-10 | 2013-10-15 | Honeywell International Inc. | Anti-reflective coatings for optically transparent substrates |
| US8864898B2 (en) | 2011-05-31 | 2014-10-21 | Honeywell International Inc. | Coating formulations for optical elements |
| US10544329B2 (en) | 2015-04-13 | 2020-01-28 | Honeywell International Inc. | Polysiloxane formulations and coatings for optoelectronic applications |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1345818A (en) * | 1971-07-27 | 1974-02-06 | Mullard Ltd | Semiconductor devices |
| JPS50159267A (ja) * | 1974-06-12 | 1975-12-23 | ||
| US4045250A (en) * | 1975-08-04 | 1977-08-30 | Rca Corporation | Method of making a semiconductor device |
| US4028717A (en) * | 1975-09-22 | 1977-06-07 | Ibm Corporation | Field effect transistor having improved threshold stability |
| US4035820A (en) * | 1975-12-29 | 1977-07-12 | Texas Instruments Incorporated | Adjustment of avalanche voltage in DIFMOS memory devices by control of impurity doping |
| US4055444A (en) * | 1976-01-12 | 1977-10-25 | Texas Instruments Incorporated | Method of making N-channel MOS integrated circuits |
| FR2341943A1 (fr) * | 1976-02-20 | 1977-09-16 | Radiotechnique Compelec | Procede de realisation de transistors par implantation ionique |
| US4046606A (en) * | 1976-05-10 | 1977-09-06 | Rca Corporation | Simultaneous location of areas having different conductivities |
| US4052229A (en) * | 1976-06-25 | 1977-10-04 | Intel Corporation | Process for preparing a substrate for mos devices of different thresholds |
| US4021270A (en) * | 1976-06-28 | 1977-05-03 | Motorola, Inc. | Double master mask process for integrated circuit manufacture |
| US4078947A (en) * | 1976-08-05 | 1978-03-14 | International Business Machines Corporation | Method for forming a narrow channel length MOS field effect transistor |
| US4155778A (en) * | 1977-12-30 | 1979-05-22 | International Business Machines Corporation | Forming semiconductor devices having ion implanted and diffused regions |
-
1979
- 1979-10-11 US US06/083,929 patent/US4257826A/en not_active Expired - Lifetime
-
1980
- 1980-10-09 JP JP14069480A patent/JPS5696868A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4257826A (en) | 1981-03-24 |
| JPS5696868A (en) | 1981-08-05 |
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