JPS60247975A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に係り、特に、紫外線に
よって情報の書き替えが可能な読出し専用の記憶機能を
備えた半導体集積回路装置（以下、ＥＦＲＯＭという）
に適用して有効な技術に関するものである。

［背景技術］ フローティングゲートを有する電界効果トランジスタを
メモリセルとするＥＰＲＯＭは、情報の書込み効率を向
上して書込み時間を短縮し、読出し効率を向上して読出
し時間を短縮することが重要な技術的課題の一つとされ
ている。

書込み効率は、メモリセルのドレイン領域近傍の電界強
度を高めて、フローティングゲートへのホットキャリア
の注入量を増大させることにより。

その向上を図ることができる。

また、読出し効率は、メモリセルのチャネル抵抗値を低
減して、ソース、ドレイン領域間に流れる電流量を増大
させることによ８す、その向上を図ることができる。

そこで、ドレイン領域近傍の電界強度を高め、かつ、チ
ャネル抵抗値を低減するために、メモリセルすなわち電
界効果トランジスタを短チヤネル化することが考えられ
る。

ところが、チャネル長が１．５［μｍ］程度以下の高集
積化のＥＦＲＯＭを形成すると、短チヤネル効果により
メモリセルのしきい値電圧が著しく変動する現象を生じ
る。

そこで、ＥＦＲＯＭの周辺回路では、電界効果トランジ
スタの破壊耐圧を向上するためにＬＤＤ構造を採用する
傾向にあり、これをメモリセルに適用することが考えら
れる。なお、ＬＤＤ構造については、例えば、ｒ　Ｉ　
Ｅ　Ｅ　Ｅ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎＥｒｅｃｔ
ｏｒｏｎ　Ｄｅｖｉｃｅｓ、Ｖｏｌ、　Ｅ　Ｄ　−Ｎｏ
、４　Ａｐ、１９８２、ｐｐ５９０〜５９６」を参照さ
れたい。

しかしながら、かかる技術における実験ならびにその検
討の結果、ＬＤＤ構造を採用するＥＦＲＯＭの周辺回路
の電界効果トランジスタをメモリセルの電界効果トラン
ジスタに適用すると、以下に述べる問題点を生じること
が本発明者によって見い出された。

（１）メモリセルの電界効果トランジスタのチャネルが
形成される領域と実質的なドレイン領域との間に設けら
れるＬＤＤ部が、Ｉ　ＸＩＯ’　”　［ａｔｏｍ５／Ｃ
Ｉ＋”］程度の低い不純物濃度で形成される。このため
に、半導体基板とＬＤＤ部とが低い不純物濃度のｐｎ接
合で形成され、ドレイン領域近傍の電界強度が小さくな
るので、書込み効率が低下する。

（２）低い不純物濃度のＬＩ）Ｄ部は、実質的なドレイ
ン領域に比べて２０〜３０倍も大きな１　［ＫΩ／ロコ
程度の抵抗値を有する。このために、電界効果トランジ
スタのソース、トレイン領域間に流れる電流量が低下す
るので、読出し効率が低下する。

（３）前記（１）及び（２）のために、メモリセルの電
界効果トランジスタを短チヤネル化して、メモリセルサ
イズを縮小することができないので、ＥＰＲＯＭの集積
度を向上することができない。

（４）前記（１）乃至（３）のために、ＥＰＲＯＭにお
いて、高集積化、高書込み効率化及び高読出し効率化を
図ることができない。

［発明の目的］ 本発明の目的は、ＥＰＲＯＭの集積度を向上することが
可能な技術手段を提供することにある。

本発明の他の目的は、ＥＰＲＯＭの書込み効率を向上す
ることが可能な技術手段を提供することにある。

本発明の他の目的は、ＥＰＲＯＭの読出し効率を向上す
ることが可能な技術手段を提供することにある。

本発明の他の目的は、ＥＰＲＯＭの高集積化。

高書込み効率化、高読出し効率化を図ることが可能な技
術手段を提供することにある。

本発明の他の目的は、ＥＰＲＯＭの高集積化。

高書込み効率化、高続出し効率化を図り、かつ、周辺回
路素子の破壊耐圧を向上することが可能な技術手段を提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、ＥＰＲＯＭのメモリセルの電界効果トランジ
スタと周辺回路の電界効果トランジスタとをＬＤＤ構造
とし、メモリセルの電界効果トランジスタのＬＤＤ部分
の半導体領域を、周辺回路の電界効果トランジスタのＬ
ＤＤ椅造よりも高い不純物濃度で形成することによって
、メモリセルの電界効果トランジスタのドレイン領域近
傍における電界強度を向上し、かつ、ドレイン領域の抵
抗値を低減することができるので、ＥＰＲＯＭの書込み
効率及び読出し効率を向上するこができる。

さらに、周辺回路の電界効果トランジスタのＬＤＤ構造
を採用した場合に比べ、ソース、ドレイン領域から半導
体基板内部に形成される空乏領域の伸びを低減すること
ができ、電界効果トランジスタを短チヤネル化すること
ができるので、ＥＰＲＯＭの集積度を向上することがで
きる。

以下、本発明の構成について、実施例とともに説明する
。

［実施例１コ 第１図は、本発明の実施例■の概要を説明するためのＥ
ＰＲＯＭのメモリセルアレイを示す等価回路図である。

なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図において、１はＸデコーダであり、後述する所定
のワード線を選択し、そのワード線に接続された所定の
メモリセルを”　ＯＮ　１１させるためのものである。

２はＹデコーダであり、後述する所定のデータ線を選択
し、そのデータ線に情報となる電圧を印加するためのも
のである。

３．３′は書込み回路であり、後述する所定のワード線
及びデータ線を選択し、そのワード線及びデータ線に接
続された所定のメモリセルに情報を書込むためのもので
ある。

４はセンスアンプであり、データ線に接続された所定の
メモリセルの情報を読出すためのものである。

Ｘデコータ１．Ｙデコーダ２．書込み回路３゜３′及び
センスアンプ４は、ＥＰＲＯＭの周辺回路を構成してい
る。

ＷＬＩ　、ＷＬ２　＋−，ＷＬｍはワード線であり、そ
の一端がＸデコーダ１に接続され他端が書込み回路３に
接続され、Ｘ方向に延在してＹ方向に複数本設けられて
いる。ワード線ＷＬは、それに接続されたメモリセルを
”　ＯＮ　”　Ｌかつ情報を書込むためのものである。

ＤＬ、、ＤＬ２、−、ＤＬｎはデータ線であり、その一
端がＹデコーダ２に接続され他端が書込み回路３′及び
センスアンプ４に接続され、Ｙ方向に延在してＸ方向に
複数本設けられており、それに接続されたメモリセルの
情報を伝達するためのものである。

Ｍ１□、Ｍ１２＋・・・、Ｍｎｍはメモリセルであり、
ワード線ＷＬとデータ線ＤＬとの所定交差部に複数配置
されて設けられている。メモリセルＭは、フローティン
グゲートと所定のワード線ＷＬに接続されたコントロー
ルゲートとを有し、その一端が所定のデータ線ＤＬに接
続され他端が接地された電界効果トランジスタＱ、によ
って構成されており、ＥＦＲＯＭの情報を構成するため
のものである。

そして、メモリセルＭは、マトリックス状に複数配置さ
れ、メモリセルアレイを構成している。

次に、本実施例の具体的な構造について説明する。

第２図は１本発明の実施例Ｉを説明するためのＥＰＲＯ
Ｍのメモリセルアレイを示す要部平面図、第３図は、第
２図の■−■切断線におけるメモリセル（左側）と周辺
回路を構成するＣ、ＭＩＳ（右側）とを示す妻部断面図
である。

第２図及び第３図において、５は単結晶シリコンからな
るＰ−型の半導体基板、５Ａは半導体基板５の所定主面
部に設けられたｎ−型のウェル領域であり、ＥＰＲＯＭ
を構成するためのものである。

６は主として半導体素子が形成されるべき領域間の半導
体基板５又はウェル領域５Ａ主面上部に設けられたフィ
ールド絶縁膜であり、半導体素子間を電気的に分離する
ためのものである。

７はフィールド絶縁膜６下部の半導体基板５主面部に設
けられたＰ型のチャネルストッパ領域であり、半導体素
子間をより電気的に分離するためのものである。

８Ａは半導体基板５主面上部に設けられた絶縁膜、８Ｂ
は半導体基板１又はウェル領域５Ａ主面上部に設けられ
た絶縁膜であり、主として、電界効果トランジスタのゲ
ート絶縁膜を構成するためのものである。

９は絶縁膜８Ａ所定上部に設けられた導電層であり、Ｅ
ＰＲＯＭのメモリセルのブローティングゲートを構成す
るためのものである。

１０は導電層９を覆うように設けられた絶縁膜であり、
主として、導電層９とその上部に設けられる導電層とを
電気的に分離するためのものである。

１１は絶縁膜１０を介してＸ方向に配置された複数の導
電層９上部に設けられＹ方向に複数本設けられた導電層
であり、半導体素子が形成されるべき領域すなわち導電
層９上部ではＥＰＲＯＭのメモリセルのコントロールゲ
ートを構成し、それ以外の部分ではＥＰＲＯＭのワード
線ＷＬを構成するためのものである。

１１Ａは絶縁膜８Ｂ所定上部に設けられた導電層であり
、周辺回路の電界効果トランジスタのゲート電極を構成
するためのものである。

１２は絶縁膜８Ａを介した導電層９．１１両側部の半導
体基板５主面部に設けられたｎ型の半導体領域であり、
メモリセルの電界効果トランジスタのＬＤＤ構造を構成
するためのものである。

１３は絶縁膜８Ｂを介した導電層１１Ａ両側部の半導体
基板５主面部に設けられたｎ−型の半導体領域であり、
周辺回路の電界効果トランジスタのＬＤＤ構造を構成す
るためのものである。

１４Ａは導電層９．１１両側部に設けられた絶縁膜、１
４Ｂは導電層１１Ａ両側部に設けられた絶縁膜であり、
電界効果トランジスタのソース。

ドレイン領域をＬＤＤ構造に構成するためのものである
。

１５Ａは導電層１１上部を覆うように設けられた絶縁膜
、１５Ｂは導電層１１Ａ上部を覆うように設けられた絶
縁膜である。

１６は半導体素子が形成されるべき領域の絶縁膜１４Ａ
両側部の絶縁膜８Ａを介した半導体装置５主面部に設け
られたｎ＋型の半導体領域であり、実質的なソース領域
、ドレイン領域として又はグランド、ＩＩ（ＧＬ）とし
て使用され、主としてＥＰＲＯＭのメモリセルとなる電
界効果トランジスタを構成するためのものである。

１７は半導体素子が形成されるべき領域の絶縁膜１４Ｂ
両側部の絶縁膜８Ｂを介した半導体基板５主面部に設け
られたｎ＋型の半導体領域であり、実質的なソース領域
、ドレイン領域として使用され１周辺回路のｎチャネル
型の電界効果トランジスタを構成するためのものである
。

１８は半導体素子が形成されるべき領域の絶縁膜１４Ｂ
両側部の絶縁膜８Ｂを介したウェル領域５Ａ主面部に設
けられたＰ＋型の半導体領域であり、ソース領域、ドレ
イン領域として使用され、周辺回路のｐチャネル型の電
界効果トランジスタを構成するためのものである。

ＥＰＲＯＭのメモリセルＭ、すなわち、電界効果トラン
ジスタＱ、は、主として、半導体基板５、その上部に絶
縁膜８Ａを介して設けられた導電層９、該導電層９上部
に絶縁膜１ｏを介して設けられた導電層１１、一対に設
けられた半導体領域１６及びチャネル形成領域と半導体
領域１６との間に設けられた半導体領域１２　（ＬＤＤ
部）によって構成されている。

ＥＰＲＯＭの周辺回路のｎチャネル型の電界効果トラン
ジスタＱｎは、主として、半導体基板５、その上部に絶
縁膜８Ｂを介して設けられた導電層１１Ａ、一対に設け
られた半導体領域１７及びチャネル形成領域と半導体領
域１７との間に設けられ半導体領域１３　（ＬＤＤ部）
によって構成されている。

ＥＦＲＯＭの周辺回路のＰチャネル型の電界効果トラン
ジスタＱｎは、主として、ウェル領域５Ａ、その上部に
絶縁膜８Ｂを介して設けられた導電層１１Ａ及び一対に
設けられた半導体領域１Ｂによって構成されている。

そして、電界効果トランジスタＱｎと電界効果トランジ
スタＱｐとによって、ＣＭＩＳが構成されている。

電界効果トランジスタＱ、のＬＤＤ部となる半導体領域
１２は、電界効果トランジスタＱＭの半導体領域１６及
び電界効果トランジスタＱｎの半導体領域１７に比べて
低い不純物濃度を有しており、電界効果トランジスタＱ
ｎのＬＤＤ部となる半導体領域１３に比べて高い不純物
濃度を有するように構成されている。

すなわち、電界効果トランジスタＱｎと同様のＬＤＤ構
造を採用した場合（同等の不純物濃度で形成した場合）
に比べ、電界効果トランジスタＱＮのドレイン領域近傍
（半導体領域１２）に生じる電界強度を大きくし、かつ
ソース、トレイン領域（半導体領域１２）の抵抗値を低
減することができる。

さらに、電界効果トランジスタＱｎと同様のＬＤＤ構造
を採用した場合に比べ、半導体基板５のチャネル形成領
域とソース、ドレイン領域（半導体領域１２）とのｐｎ
接合部から半導体基板５内部に形成される空乏領域の伸
びを抑制して、電界効果トランジスタＱＭを短チヤネル
化することができる。

１９は電界効果トランジスタＱＭ　ｒ　Ｑｎ　ｒ　Ｑｐ
等の半導体素子を覆うように設けられた絶縁膜であり、
その上部に設けられる導電層との電気的な分離をするた
めのものである。

２０は所定の半導体領域１６，１７．１８」二部の絶縁
膜８Ａ、８Ｂ、１９を選択的に除去して設けられた接続
孔であり、半導体領域１６，１７゜１８と絶縁膜１９上
部に設けられる導電層との電気的な接続をするためのも
のである。

２ＬＡは接続孔２０を介して所定の半導体領域１６と電
気的に接続し絶縁膜１９上部に導電層１１と交差するよ
うにＹ方向に延在してＸ方向に複数本設けられた導電層
であり、ＥＰＲＯＭのデータ線ＤＬを構成するためのも
のである。

２１Ｂは接続孔２０を介して所定の半導体領域１７．１
８と電気的に接続し絶縁膜１９上部に設けられた導電層
であり、ＣＭＩＳによるインバータ回路を構成するため
のものである。

次に、本実施例１の具体的な製造方法について、メモリ
セルの電界効果トランジスタのコントロールゲートと、
周辺回路の電界効果トランジスタのゲート電極とを同一
製造工程で形成する例を用いて、その説明する。

第４図乃至第１０図は１本発明の実施例■の製造方法を
説明する。ための各製造工程におけるＥＦＲＯＭのメモ
リセルと周辺回路を構成するｃＭＩＳとの要部断面図で
ある。

まず、単結晶シリコンからなるｐ−型の半導体基板５を
用意する。そして、Ｐチャネル型の電界効果トランジス
タ形成領域となる半導体基板５主面部に、ｎ−型のウェ
ル領域５Ａを形成する。

この後、半導体素子間となる半導体基板５及びウェル領
域５Ａ主面上部に、フィールド絶縁膜６を形成し、略同
一工程でフィールド絶縁膜６下部の半導体基板５主面部
に、ｐ型のチャネルストッパ領域７を形成する。

そして、第４図に示すように、主として、メモリセルと
なる電界効果トランジスタのゲート絶縁膜となるように
、半導体基板５及びウェル領域５Ａ主面上部に絶縁膜８
Ａを形成する。この絶縁膜８Ａは、例えば、半導体基板
の熱酸化による酸化シリコン膜を用い、その膜厚を３０
０〜３５０［オングストローム（以下、［Ａ］という）
］程度で形成すればよい。

第４図に示す工程の後に、主として、メモリセルとなる
電界効果トランジスタのしきい値電圧を調整するために
、絶縁膜８Ａを通して半導体基板５及びウェル領域５Ａ
主面部に、不純物を導入する。この不純物の導入は、例
えば、ｌ×１０１２［ａｔｏｍｓ／　ｒｓ　”　］程度
のボロンイオンを用い、イオン注入技術によって行う。

この後、フィールド絶縁膜６及び絶縁膜８Ａ上部に製造
工程における第１層目の導電層を形成する。この導電層
は、化学的気相析出（以下、ｃｖＤという）技術による
多結晶シリコン膜に、リンを導入したものを用いればよ
い。

そして、メモリセルのフローティングゲートを形成する
ために、前記導電層に所定のパターンニングを施して導
電層９Ａを形成する。この工程によって、周辺回路の電
界効果トランジスタ形成領域の絶縁膜８Ａが除去される
。

この後、導電層９Ａを覆う絶縁膜１０を選択的に形成す
る。この絶縁膜１０は、例えば、導電層９Ａの熱酸化に
よる酸化シリコン膜を用い、その膜厚を２５０〜３５０
［Ａ］程度に形成すればよい。

そして、第５図に示すように、周辺回路の電界効果トラ
ンジスタ形成領域の半導体基板５及びウェル領域ＳＡ主
面上部に、そのゲート絶縁膜となるように、絶縁膜８Ｂ
を形成する。この絶縁膜８Ｂは１例えば、半導体基板５
の熱酸化による酸化シリコン膜を用い、その膜厚を２０
０〜３００［Ａ］程度に形成すればよい。絶縁膜８Ｂは
絶縁膜１ｏと同一工程で形成することもできる。

第５図に示す工程の後に、主として、周辺回路となる電
界効果トランジスタのしきい値電圧を調整するために、
絶縁膜８Ｂを通して半導体基板５及びウェル領域５−Ａ
主面部に、不純物を導入する。

この不純物の導入は５例えば、Ｉ　Ｘ、１０１２［ａｔ
ｏｍＳ／ｃ１１２］程度のボロンイオンを用い、イオン
注入技術によって行う。

この後、絶縁膜１０を介して導電Ｊｉｉ９Ａを覆うよう
に、フィールド絶縁膜６及び絶縁膜８Ｂ上部に製造工程
における第２層目の導電層１１Ｂを形成する。この導電
層１１Ｂは、ＣＶＤ技術による多結晶シリコン膜に、リ
ンを導入したものを用いればよい。

そして、周辺回路の電界効果トランジスタ形成領域の導
電層１１Ｂを選択的にパターンニングし、第６図に示す
ように、ゲート電極となる導電層１１Ａを形成する。

第６ＷＩに示す工程の後に、メモリセルのフローティン
グゲート及びコントロールゲートを形成するために、レ
ジストからなるエツチング用マスク２２を形成する。そ
して、エツチング用マスク２２を用いて、導電層１１Ｂ
、９Ａ及び絶縁膜１０にエツチングを施し、導電層９，
１１を形成する。

そして、エツチング用マスク２２を不純物導入用マスク
として用い、メモリセルとなる電界効果トランジスタを
ＬＤＤＱ造にするために、第７図に示すように、絶縁膜
８Ａを介した導電Ｈ９，１１両側部の半導体基板５主面
部にｎ型の半導体領域１２Ａを形成する。この半導体領
域１２Ａは、Ｉ　Ｘｌ０１３〜Ｉ　Ｘ］、０”　［ａｔ
ｏｍｓ／ｃｍ２コ程度のヒ素イオンを用い、８０［Ｋｅ
Ｖ］程度のエネルギのイオン注入技術によって形成すれ
ばよい。イオン打込み不純物としてヒ素を用いることに
より、浅い接合が形成できるため、イオン打込み量を少
なくしても表面濃度を比較的高くできる。

第７図に示す工程の後に、エツチング用マヌク２２を除
去する。

そして、酸化によって、導電層９，１１を覆う絶縁膜（
酸化シリコン膜）２３Ａと導電層１１Ａを覆う絶縁膜（
酸化シリコン膜）２３Ｂとを形成する。これは、少なく
ともフローティングゲートとなる導電層９を覆うに形成
すればよく、導電層９に蓄積される情報となるエレクト
ロンの不要な放出を防止して、情報の保持特性を向上す
ることができる。

この後、メモリセルの電界効果１−ランジスタ及び周辺
回路のｎチャネル型の電界効果トランジスタをＬ　Ｄ　
Ｄ　ｇ造にするために、そ九以外のＰチャネル型の電界
効果トランジスタ等を覆うレジス（−からなる不純物導
入用マスク２４を形成する。

そして、不純物導入用マスク２４を用い、第８図に示す
ように、絶縁膜８Ａを介した導電層９゜１１両側部の半
導体基板Ｓ主面部（半導体領域１２Ａが形成された部分
）に、ｎ型の半導体領域１２を形成し、！＠縁膜８Ｂを
介した導電層１１Ａ両側部の半導体基板５主面部に、Ｄ
−型の半導体領域工３を形成する。このコ１つ導体領域
１２．１３は、Ｉ　Ｘ　１０”　”　［ａｔｏｍｓ／　
ｃｍ　２コ程度のリンイオンを用い、５０［ＫｅＶ］程
度のエネルギのイオン注入技術によって形成すればよい
。

なお、不純物心入用マスク２４をメモリセルの電界効果
１−ランジスタ部にも用い、半導体領域１２には、リン
イオンを打込まないようにしてもよし＼。

すなわち、メモリセルとなる電界効果トランジスタのＬ
ＤＤ部の不純物濃度、すなわぢ、半導体領域１２の不純
物濃度は、半導体領域１２Ａを形成する工程で制御すれ
ばよい。また、周辺回路となる電界効果トランジスタの
ＬＤＤ部の不純物濃度、すなわち、半導体領域１３は、
これを形成する工程で制御すればよい。

第８図に示す工程の後に、全面を覆うように絶縁膜を形
成する。この絶縁膜は、例えば、６００〜８００［°Ｃ
］程度の高温度と１．０　［ｔｏｒｒｌ程度の低圧力と
で形成されるＣｖＤ技術技術上る酸化シリコン膜を用い
ればよい。

そして、この絶縁膜に異方性エツチングを施し、導電層
９，１１及び導電層１１Ａのそれぞれの両側部に絶縁膜
１４Ａ、１４Ｂ　（サイドウオール）を形成する。

この後、導電層９，１１．ＩＩＡ、フィールド絶縁膜６
．レジストマスク２６及び絶縁膜１４Ａ。

１４Ｂを不純物導入用マスクとして用い、ｎ型不純物の
イオン打込みを行なう。メモリセルとなる電界効果１−
ランジスタ形成領域の絶縁膜８Ａを介した半導体基板５
主面部（半導体領域１２が形成された部分ン、周辺回路
となるｎチャネル型の電界効果トランジスタ形成領域の
絶縁膜８Ｂを介した半導体基板５主面部（半導体領域１
３が形成された部分）に、第９図に示すように、ｎ＋型
の半導体領域１６．１７を選択的しこ形成する。この半
導体領域１６．１７は、例えば、Ｉ　Ｘ］、０”　［ａ
シｏｍｓ／ｃｍ”コ程度のヒ素イオンを用い、８０　［
ＫｅＶコ程度のエネルギのイオン注入技術によって形成
すればよい。

半導体領域１６．１７の不純物濃度は、この形成する工
程で制御すればよい。

従って、メモリセルとなる電界効果１−ランジスタにお
いて、書込み効率及び読出し効率を制御する半導体領域
１２の不純物濃度に関係することなく、半導体領域１６
の不純物濃度を高くすることができるので、その抵抗値
を著しく低減することができる。このために、メモリセ
ルアレイを延在するグランド線ＧＬ（半導体領域１６）
を縮小化することができ、さらに、読出し効率を向上す
ることができる。

また、本実施例では、その接合深さを浅し、短チヤネル
化をさらに図るために、半導体領域１６゜１７の形成に
はヒ素イオンを用いているが、半導体領域１３の形成に
はリンイオンを用いているので、不純物濃度勾配が急峻
にならず、特に、ＬＤＤ部（半導体領域１３）での破壊
耐圧は、充分に確保することができる。

第９図に示す工程の後に、熱酸化によって、導電層１１
上部を覆う絶縁膜１５Ａ及び導電層１１Ａ上部を覆う絶
縁膜１５Ｂを形成する。

そして、第１０図に示すように、絶縁膜８Ｂを介した絶
縁膜１４Ｂ両側部のウェル領域５Ａ主面部に、Ｐ＋型の
半導体領域１８を形成する。この半導体領域１８は、１
×１０１″’　［ａｔｏｍｓ／　ｃｍ　”　］程度のボ
ロンイオンを用い、８０　［ＫｅＶ］程度のエネルギの
イオン注入技術によって形成すればよい。

一般的に、ｐ型の不純物は、その拡散速度が速いので、
充分に絶縁膜１４Ｂ下部に回り込むようになっている。

第１０図に示す工程の後に、絶縁膜１９を形成し、接続
孔２０を形成する。そして、前記第２図及び第３図に示
すように、接続孔２０を介して所定の半導体領域１６，
１７．１８と電気的に接続するように、導電層２１Ａ、
２１Ｂを形成することによって、本実施例のＥＰＲＯＭ
は完成する。

なお、この後に、保護膜等の処理を施してもよい。

以上説明したように、本実施例によれば、メモリセルと
なる電界効果トランジスタのＬＤＤ部を、ソース、ドレ
イン領域よりも低い不純物濃度で形成し、周辺回路とな
る電界効果トランジスタのＬＤＤ部よりも高い不純物濃
度で形成することによって、周辺回路となる電界効果ト
ランジスタと同様のＬＤＤ構造を採用した場合に比べ、
メモリセルとなる電界効果トランジスタのＬＤＤ部（ド
レイン領域）近傍に生じる電界強度を大きくすることが
できる。従って、メモリセルとなる電界効果トランジス
タは、書込み効率を向上することができる。

また、メモリセルとなる電界効果トランジスタをＬＤＤ
構造とすることによって、チャネル形成領域とＬＤＤ部
（ソース、ドレイン領域）とのＰｎ接合部から半導体基
板内部に形成される空乏領域の伸びを抑制することがで
きる。従って、メモリセルとなる電界効果トランジスタ
の短チヤネル化をす葛ことができるので、書込み効率及
び読出し特性を向上し、かつ、メモリセル面積を縮小し
、ＥＦＲＯＭの集積度を向上することができる。

また、メモリセルとなる電界効果トランジスタのＬＤＤ
部は、そのフローティングゲートとコントロールゲート
とを形成するマスクで形成することができるので、製造
工程を増加することがない。

また、メモリセルとなる電界効果トランジスタのＬＤＤ
部９周辺回路となる電界効果トランジスタのＬＤＤ部及
びそれらの実質的なソース、ドレイン領域を別々に形−
成することによって、それぞれの不純物濃度を最適に設
定することができる。

従って、特に、メモリセルとなる電界効果トランジスタ
の実質的なソース、ドレイン領域を高い不純物濃度で形
成し、その抵抗値を低減することができるので、読出し
効率を向上することができる。

さらに、メモリセルアレイを延在するグランド線におい
ては、その占有面積を縮小することができるので、ＥＦ
ＲＯＭの集積度を向上することができる。

さらに、実質的なソース、ドレイン領域をヒ素イオンで
形成することによって、チャネル形成領域への不純物の
回り込を低減することができるので、短チヤネル化を図
ることができ、ＥＰＲＯＭの集積度を向上することがで
きる。

［実施例■］ 本実施例■は、前記実施例Ｉの他の具体的な製造方法に
ついて、メモリセルの電界効果トランジスタのフローテ
ィングゲートと、周辺回路の電界効果トランジスタのゲ
ート電極とを同一の製造工程で形成する例を用いて、そ
の説明をする。

第１１図及び第１２図は、本発明の実施例■をの製造方
法を説明するための各製造工程におけるＥＰＲＯＭのメ
モリセルと周辺回路を構成するＣＭＩＳとの要部断面図
である。

前記実施例Ｉの第４図に示す工程の後に、フィールド絶
縁膜６及び絶縁膜８Ａ上部に製造工程における第１層目
の導電層を形成する。

そして、メモリセルのフローティングゲート及び周辺回
路のゲート電極を形成するために、前記導電層に所定の
パターンニングを施して導電層９Ａ、９８に形成する。

この後、第１１図に示すように、導電層９Ａ。

９Ｂを覆う絶縁膜１０．ＩＯＡを形成する。

第１１図に示す工程の後に、絶縁膜１０．１ＯＡを介し
て導電層９Ａ、９Ｂを覆うように、フィールド絶縁膜６
及び絶縁膜８Ａ上部に製造工程における第２層目の導電
層１１Ｂを形成する。

そして、第１２図に示すように、メモリセルアレイ以外
の導電層１１Ｂを除去する。

第１２図に示す工程の後に、前記実施例Ｉの第６図に示
す工程以後の工程を施すことによって、本実施例のＥＰ
ＲＯＭは完成する。

以上説明したように、本実施例によれば、前記実施例Ｉ
と略同様の効果を得ることができる。

［実施例■］ 本実施例■は、メモリセルのコン１−ロールゲート及び
周辺回路のゲート電極の抵抗値を低減し、ＥＰＲＯＭの
動作速度の高速化を図る例である。

第１３図は、本発明の実施例■を説明するためのＥＰＲ
ＯＭのメモリセルと周辺回路を構成するＣＭＩＳとの要
部断面図である。

第１３図において、２５Ａ、２５Ｂは導電層１１、ＩＩ
Ａ上部に被着して設けられた導電層であり、導電層１１
．ＩＩＡよりも低い抵抗値を有するもので、ＥＰＲＯＭ
の動作速度を高速化するためのものである。

次に１本実施例■の具体的な製造方法について、メモリ
セルの電界効果１−ランジスタのコン１−ロールゲート
と、周辺回路の電界効果トランジスタのゲート電極とを
同一の製造工程で形成する例を用いて、その説明をする
。

第１４図は、本発明の実施例ｍの製造方法を説明するた
めの所定の製造工程におけるＥＰＲＯＭのメモリセルと
周辺回路を構成するＣＭＩＳとの要部断面図である。

前記実施例Ｉの第５図に示す工程の後に、基板上全面に
導電層１１及び２５を形成する。メモリセルの電界効果
トランジスタ形成のために、メモリセルアレイ内の導電
層１１及び２５をパターンニングし、導電層１１Ｂを形
成し、その上部に導電層２＾形成する。この導電層２５
呑は、例えば、スパッタ蒸着技術によるモリブデン、タ
ングステン、タンタル等の高融点金属又はこの高融点金
属とシリコンとの化合物であるシリサイドによって形成
すればよい。

この後、周辺回路の電界効果１〜ランジスタ形成領域の
導電層１１参及び２５呑を選択的にパターンニングし、
第１４図に示すように、ゲート電極となる導電層１１Ａ
、２５Ｂを形成する。

第１４図に示す工程の後に、前記実施例Ｉの第７図に示
す工程を施し、フローティングゲートとなる導電層９及
びコントロールグー１〜となる導電層１召２５Ａを形成
する。そして、半導体領域１２Ａの形成後に、前記導電
層２５Ａ’、２５Ｂに熱処理を施してその低抵抗値化を
図る。

この後、前記実施例Ｉの第８図に示す工程を施すことに
よって、本実施例■のＥＰＲＯＭは完成する。

以上説明したように、本実施例によれば、前記実施例Ｉ
と略同様の効果を得ることがでさる。

また、メモリセルの電界効果１−ランジスタのコントロ
ールゲート、ワード線及び周辺回路の電界効果トランジ
スタのゲート電極を高融点金属又はシリサイドで形成す
ることによって、それらの抵抗値を低減することができ
るので、ＥＰＲＯＭの動作速度の高速化を図ることがで
きる。

［効果］ 以上説明したように、本願において開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。

（１）メモリセルとなる電界効果トランジスタのＬＤＤ
部を、ソース、ドレイン領域よりも低い不純物濃度で形
成し、周辺回路となる電界効果１〜ランジスタのＬＤＤ
部よりも高い不純物濃度で形成することによって、周辺
回路となる電界効果トランジスタと同様のＬＤＤ構造を
採用した場合に比べ、メモリセルとなる電界効果トラン
ジスタのＬＤＤ部（ドレイン領域）に生じる電界強度を
大きくすることができるので、ＥＰＲＯＭの書込み効率
及を向上することができる。

（２）メモリセルとなる電界効果トランジスタをＬＤＤ
構造とすることによって、チャネル形成領域とＬＤＤ部
（ソース、ドレイン領域）とのｐｎ接合部から半導体基
板内部に形成される空乏領域の伸びを抑制することがで
きるので、メモリセルとなる電界効果トランジスタの短
チヤネル化を図ることができる。

（３）前記（２）により、メモリセル面積を縮小するこ
とができるので、ＥＰＲＯＭの集積度を向上することが
できる。

（４）メモリセルとなる電界効果トランジスタのＬＤＤ
部は、そのブローティングゲートとコントロールゲート
とを形成するマスクで形成することができるので、製造
工程を増加することがなくなる。

（５）メモリセルとなる電界効果１〜ランジスタのＬＤ
Ｄ部２周辺回路となる電界効果トランジスタのＬＤＤ部
及びそれらの実質的なソース、ドレイン領域を別々に形
成することによって、それぞれの不純物濃度を最適に設
定することができる。

（６）前記（５）により、メモリセルとなる電界効果ト
ランジスタの実質的なソース、ドレイン領域を高い不純
物濃度で形成し、その抵抗値を低減することができるの
で、読出し効率を向上することができる。

（７）前記（５）及び（６）により、メモリセルアレイ
を延在するグランド線においては、その占有面積を縮小
することができるので、ＥＰＲＯＭの集積度を向上する
ことができる。

（８）実質的なソース、ドレイン領域をヒ素イオンで形
成することによって、チャネル形成領域への不純物の回
り込を低減することができるので。

短チヤネル化を図ることができる。

（９）前記（８）により、メモリセルの面積を縮小する
ことができるので、ＥＰＲＯＭの集積度を向上すること
ができる。

（１０）前記（１）、（２）乃至（３）、（６）乃至（
１０）により、ＥＦＲＯＭの高集積化、高書込み効率化
、高読出し効率ｆヒを図ることができる。

（１１）前記（１）乃至（１０）により、ＥＰＲＯＭの
高集積化、高書込み効率化、高読出し効率化を図り、か
つ、周辺回路素子の破壊耐圧を向上することができると
いう相乗効果を得ることができる。

以上、本発明者によってなされた発明を、実施例にもと
ずき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変形し得ることは勿論である。

【図面の簡単な説明】

第１図は、本発明の実施例■の概要を説明するためのＥ
ＰＲＯＭのメモリセルアレイを示す等価回路図、 第２図は、本発明の実施例■を説明するためのＥＰＲＯ
Ｍのメモリセルアレイを示す要部平面図、第３図は、第
２図の■−■切断線におけるメモリセルと周辺回路を構
成するＣＭＩＳとを示す要部断面図、 第４図乃至第１０図は５本発明の実施例■の製造方法を
説明するための各製造工程におけるＥＰＲＯＭのメモリ
セルと周辺回路を構成するＣＭＩＳとの要部断面図、 第１１図及び第１２図は、本発明の実施例■の製造方法
を説明するための各製造工程におけるＥＰＲＯＭのメモ
リセルと周辺回路を構成するＣＭＩＳとの要部断面図、 第１３図は１本発明の実施例■を説明するためのＥＦＲ
ＯＭのメモリセルと周辺回路を構成するＣＭＩＳとの要
部断面図、 第１４図は、本発明の実施例■の製造方法を説明するた
めの所定の製造工程におけるＥＰＲＯＭのメモリセルと
周辺回路を構成するＣＭＩＳとの要部断面図である。 図中、Ｉ　Ｘデコーダ、２・・Ｙデコーダ、３゜３′・
・・書込ミ回路、４・・センスアンプ、５・半導体基板
、５Ａ・・ウェル領域、６・フィールド絶縁膜、７・・
・チャネルストッパ領域、８Ａ、８Ｂ、１０．１４Ａ、
１４Ｂ、１５Ａ、１５Ｂ、１９．２３Ａ、２３Ｂ・・絶
縁膜、９．９Ａ、９Ｂ、１１゜１１Ａ、ＩＩＢ、２１Ａ
、２１Ｂ、２５Ａ、２５Ｂ、２５Ｃ・・導電層、１２．
１２Ａ、１３，１６゜１７．１８　・半導体領域、２０
・接続孔、２２゜２４・・・マスクである。 第　１　図

Claims (1)

1. 【特許請求の範囲】 １、その他の領域と電気的に分離された第１導電型の第
   １の半導体領域主面上部に、ゲート絶縁膜を介して設け
   られた導電層と、該導電層両側部の前記第１の半導体領
   域主面部に設けられた一対の第２導電型の第２の半導体
   領域とによって構成される電界効果トランジスタを有す
   る半導体集積回路装置であって、電界効果トランジスタ
   のチャネルが形成される領域と第２の半導体領域との間
   の第１の半導体領域主面部に、第２導電型で前記第２の
   半導体領域よりも低い不純物濃度を有する第３の半導体
   領域を設けてなる第１の電界効果トランジスタと、第２
   導電型で前記第３の半導体領域よりも低い不純物濃度を
   有する第４の半導体領域を設けてなる第２の電界効果ト
   ランジスタとを具備してなることを特徴とする半導体集
   積回路装置。 ２、前記第３の半導体領域及び第４の半導体領域上部に
   は、前記導電層側部を覆う絶縁膜を有してなることを特
   徴とする特許請求の範囲第１項記載の半導体集積回路装
   置。 ３、前記第２の半導体領域は、ヒ素イオンによって形成
   され、前記第３の半導体領域は、ヒ素イオン又はヒ素イ
   オンとリンイオンとによって形成され、第４の半導体領
   域は、リンイオンによって形成されていることを特徴と
   する特許請求の範囲第１項又は第２項記載の半導体集積
   回路装置。 ４、前記第１の電界効果トランジスタは、紫外線によっ
   て情報の書き替えが可能な読出し専用の記憶機能を構成
   してなることを特徴とする特許請求の範囲第１項乃至第
   ３項記載のそれぞれの半導体集積回路装置。 ５、その他の領域と電気的に分離された第１導電型の第
   １の半導体領域主面Ｅ部に、ゲート絶縁膜を介して設け
   られた導電層と、該導電層両側部の前記第１の半導体領
   域主面部に設けられた一対の第２導電型の第２の半導体
   領域とによって構成される電界効果トランジスタを有す
   る半導体集積回路装置の製造方法であって、第１の電界
   効果トランジスタ形成領域の導電層側部の第１の半導体
   領域主面部に、第１の不純物を選択的に導入する工程と
   、第２の電界効果トランジスタ形成領域の導電層側部の
   第１の半導体領域主面部に、第２の不純物を導入する工
   程と、第１及び第２の電界効果トランジスタ形成領域の
   導電層側部に絶縁膜を形成する工程と、第１及び第２の
   電界効果トランジスタ形成領域の前記絶縁膜側部の第１
   の半導体領域主面部に、第３の不純物を導入する工程と
   を具備してなることを特徴とする半導体集積回路装置の
   製造方法。 ６、前記第１の不純物は、ヒ素イオンであり、前記第２
   の不純物は、リンイオンであり、前記第３の不純物は、
   ヒ素イオンであることを特徴とする特許請求の範囲第５
   項記載の半導体集積回路装置の製造方法。 ７、前記第１の不純物は、第２の不純物よりも実質的に
   高い不純物濃度で導入されることを特徴とする特許請求
   の範囲第５項又は第６項記載の半導体集積回路装置の製
   造方法。 ８、前記第３の不純物は、第１の不純物よりも高い不純
   物濃度で導入されることを特徴とする特許請求の範囲第
   ５項乃至第７項記載のそれぞれの半導体集積回路装置の
   製造方法。 ９、前記第１の不純物は、第２の不純物よりも実質的に
   高い不純物濃度で導入され、前記第３の不純物は、第１
   の不純物よりも高い不純物濃度で導入されることを特徴
   とする特許請求の範囲第５項乃至第８項記載のそれぞれ
   の半導体集積回路装置の製造方法。