JPS63141365A - ワンチツプマイクロコンピユ−タ - Google Patents
ワンチツプマイクロコンピユ−タInfo
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- JPS63141365A JPS63141365A JP61288462A JP28846286A JPS63141365A JP S63141365 A JPS63141365 A JP S63141365A JP 61288462 A JP61288462 A JP 61288462A JP 28846286 A JP28846286 A JP 28846286A JP S63141365 A JPS63141365 A JP S63141365A
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- 101710116850 Molybdenum cofactor sulfurase 2 Proteins 0.000 claims 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052796 boron Inorganic materials 0.000 abstract description 7
- 238000002513 implantation Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 5
- -1 boron Chemical class 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
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Landscapes
- Microcomputers (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
との発明は、絶縁ゲート形ＭＯＳＦＥＴで構成され、マ
スクＲＯＭを内蔵するワンチップマイクロコンピュータ
に関するものである。
スクＲＯＭを内蔵するワンチップマイクロコンピュータ
に関するものである。
第２図は従来のワンチップマイクロコンピュータのマス
クＲＯＭ部の一例を示す回路図であり、図において、１
はＲＯＭセルであり、接地電位と出力の間に直列に接続
された９個の絶縁ゲート形層チャネルＭＯＳＦＥＴＣ以
下Ｎ−ＭＯ３Ｔと略す）で構成されている。この９個の
Ｎ−ＭＯ３Ｔのうち一番接地電位よりのＮ−ＭＯ３Ｔの
ゲートにはクロック信号２が印加され、残りの８（１１
のＮ−ＭＯＳ Ｔのゲートにはアドレスデコーダ３から
の８本の出力が印加される。ＲＯＭセル１の出力はセレ
クタ４に入力され、アドレスデコーダ５から出力される
６４本の信号によってセレクタ４に接続された６４個の
ＲＯＭセル１のうちの１個を選択しその出力をセレクタ
６に入力する。このように６４個のＲＯＭセル１とセレ
クタ４とで列ブロック７を構成する。セレクタ６はアド
レスデコーダ８から出力される１６本の信号によってセ
レクタ６に接続された１６個の列ブロック７のうちの１
個を選択してその出力をインバータ９に入力する。１０
はインバータ９の出力である。また、１１はセレクタ６
の出力と電源電位の間に接続されたプリチャージ用の絶
縁ゲート形ＰチャネルＭＯＳＦＥＴ （以下、Ｐ−ＭＯ
ＳＴと略す）で、ゲートにはクロック信号２が印加され
ている。
クＲＯＭ部の一例を示す回路図であり、図において、１
はＲＯＭセルであり、接地電位と出力の間に直列に接続
された９個の絶縁ゲート形層チャネルＭＯＳＦＥＴＣ以
下Ｎ−ＭＯ３Ｔと略す）で構成されている。この９個の
Ｎ−ＭＯ３Ｔのうち一番接地電位よりのＮ−ＭＯ３Ｔの
ゲートにはクロック信号２が印加され、残りの８（１１
のＮ−ＭＯＳ Ｔのゲートにはアドレスデコーダ３から
の８本の出力が印加される。ＲＯＭセル１の出力はセレ
クタ４に入力され、アドレスデコーダ５から出力される
６４本の信号によってセレクタ４に接続された６４個の
ＲＯＭセル１のうちの１個を選択しその出力をセレクタ
６に入力する。このように６４個のＲＯＭセル１とセレ
クタ４とで列ブロック７を構成する。セレクタ６はアド
レスデコーダ８から出力される１６本の信号によってセ
レクタ６に接続された１６個の列ブロック７のうちの１
個を選択してその出力をインバータ９に入力する。１０
はインバータ９の出力である。また、１１はセレクタ６
の出力と電源電位の間に接続されたプリチャージ用の絶
縁ゲート形ＰチャネルＭＯＳＦＥＴ （以下、Ｐ−ＭＯ
ＳＴと略す）で、ゲートにはクロック信号２が印加され
ている。
次に動作について説明する。
まず、マスクＲＯＭに入力されるアドレスが決まり、ア
ドレスデコーダ８の１６本の出力のうち１本だけが“Ｈ
”レベルになり残りの１５本は“Ｌ”レベルになる。そ
の１６本の出力の状態に応じて１６個の列ブロックのう
ちの１個が選択され、その出力がインバータ９の入力に
接続される。また、アドレスデコーダ５の６４本の出力
もそのうちの１本だけが“Ｈ″レベルなり残りの６３本
は“Ｌ”レベルになる。その６４本の出力の状態に応じ
て列ブロツク７中の６４個のＲＯＭセル１のうちの１個
が選択される。さらに、アドレスデコーダ３の８本の出
力のうち１本が“Ｌルベルになり残りの７本は“Ｈ″レ
ベルなる。′Ｌ″レベルになった信号がゲートに印加さ
れるＮ−ＭＯＳＴが選択されたことになる。今、仮に一
番出力側のＮ−ＭＯＳＴｌａが選択されたとして話を進
める。
ドレスデコーダ８の１６本の出力のうち１本だけが“Ｈ
”レベルになり残りの１５本は“Ｌ”レベルになる。そ
の１６本の出力の状態に応じて１６個の列ブロックのう
ちの１個が選択され、その出力がインバータ９の入力に
接続される。また、アドレスデコーダ５の６４本の出力
もそのうちの１本だけが“Ｈ″レベルなり残りの６３本
は“Ｌ”レベルになる。その６４本の出力の状態に応じ
て列ブロツク７中の６４個のＲＯＭセル１のうちの１個
が選択される。さらに、アドレスデコーダ３の８本の出
力のうち１本が“Ｌルベルになり残りの７本は“Ｈ″レ
ベルなる。′Ｌ″レベルになった信号がゲートに印加さ
れるＮ−ＭＯＳＴが選択されたことになる。今、仮に一
番出力側のＮ−ＭＯＳＴｌａが選択されたとして話を進
める。
マスクＲＯＭに入力されるアドレスが決まると同時に、
Ｐ−ＭＯ３ＴＩＩのゲートに印加されるクロック信号２
が“Ｌ”レベルになり、Ｐ−ＭＯ８Ｔ１１はＯＮ状態に
なる。こうして、インバータ９の入力からセレクタ６に
よって選ばれた列ブロツク７中のセレクタ４を介して６
４個のＲＯＭセル１のうちの選択された１個までのライ
ンが“Ｈ”レベルにプリチャージされる。次にクロック
信号２が“Ｈ″レベルなると、ＲＯＭセル中の一番接地
電位側のＮ−ＭＯＳＴがＯＮ状態になり、選択された列
ブロツク７中の選択されたＲＯＭセル１の選択された一
番出力側のＮ−ＭＯＳＴｌａのゲートには“Ｌ″レベル
印加されることとなるが、該Ｎ −Ｍ ＯＳ Ｔ １
ａにリン等の■族のイオンが注入されている場合はゲー
トに“Ｌ″レベル印加されても該Ｎ−Ｍｏ５Ｔ１ａはＯ
Ｎ状態のままなので、選択されたＲＯＭセルｌの出力か
らインバータ９の入力までのラインが接地電位にディス
チャージされ、インバータ９の出力１ｏに“Ｈ”レベル
が出力される。逆に選択されたＮ−ＭＯＳＴｌａにＶ族
のイオンが注入されていない場合は通常のＮ−ＭＯＳＴ
と同様にゲートに“Ｌ″レベル印加されるとＯＦＦ状態
になるので、インバータ９の入力は“Ｈ”レベルにプリ
チャージされたままでインバータ９の出力１０は“Ｌ”
レベルのままである。
Ｐ−ＭＯ３ＴＩＩのゲートに印加されるクロック信号２
が“Ｌ”レベルになり、Ｐ−ＭＯ８Ｔ１１はＯＮ状態に
なる。こうして、インバータ９の入力からセレクタ６に
よって選ばれた列ブロツク７中のセレクタ４を介して６
４個のＲＯＭセル１のうちの選択された１個までのライ
ンが“Ｈ”レベルにプリチャージされる。次にクロック
信号２が“Ｈ″レベルなると、ＲＯＭセル中の一番接地
電位側のＮ−ＭＯＳＴがＯＮ状態になり、選択された列
ブロツク７中の選択されたＲＯＭセル１の選択された一
番出力側のＮ−ＭＯＳＴｌａのゲートには“Ｌ″レベル
印加されることとなるが、該Ｎ −Ｍ ＯＳ Ｔ １
ａにリン等の■族のイオンが注入されている場合はゲー
トに“Ｌ″レベル印加されても該Ｎ−Ｍｏ５Ｔ１ａはＯ
Ｎ状態のままなので、選択されたＲＯＭセルｌの出力か
らインバータ９の入力までのラインが接地電位にディス
チャージされ、インバータ９の出力１ｏに“Ｈ”レベル
が出力される。逆に選択されたＮ−ＭＯＳＴｌａにＶ族
のイオンが注入されていない場合は通常のＮ−ＭＯＳＴ
と同様にゲートに“Ｌ″レベル印加されるとＯＦＦ状態
になるので、インバータ９の入力は“Ｈ”レベルにプリ
チャージされたままでインバータ９の出力１０は“Ｌ”
レベルのままである。
以上のように選択されたＮ−ＭＯＳ Ｔに■族のイオン
が注入されている場合はインバータ９の出力ｌＯに“Ｈ
”レベルが出力され、イオンが注入されていない場合は
インバータ９の出力１ｏに“Ｌ”レベルが出力され、こ
のようにしてマスクＲＯＭの機能を達成できる。
が注入されている場合はインバータ９の出力ｌＯに“Ｈ
”レベルが出力され、イオンが注入されていない場合は
インバータ９の出力１ｏに“Ｌ”レベルが出力され、こ
のようにしてマスクＲＯＭの機能を達成できる。
従来のワンチップマイクロコンピュータのマスクＲＯＭ
は以上のように常時ＯＮの絶縁ゲート形↓ ＮチャネルＭＯＳＦＥＴと、通常動作する絶縁ゲート形
ＮチャネルＭＯＳＦＥＴとにより構成されているので、
顧客から注文を受けてマスクＲＯＭに■族のイオンを注
入した後に、さらに通常６工程以上のウェハプロセス工
程が必要なため、マスク製作、テストアセンブリ工程を
あわせると注文を受けてからサンプル出荷までの間に３
〜４週間もの時間がかかってしまうという問題があった
。
は以上のように常時ＯＮの絶縁ゲート形↓ ＮチャネルＭＯＳＦＥＴと、通常動作する絶縁ゲート形
ＮチャネルＭＯＳＦＥＴとにより構成されているので、
顧客から注文を受けてマスクＲＯＭに■族のイオンを注
入した後に、さらに通常６工程以上のウェハプロセス工
程が必要なため、マスク製作、テストアセンブリ工程を
あわせると注文を受けてからサンプル出荷までの間に３
〜４週間もの時間がかかってしまうという問題があった
。
この発明は上記のような問題点を解消するためになされ
たもので、マスクＲＯＭにイオンを注入した後のウェハ
プロセス工程を大幅に少なくできるマスクＲＯＭを内蔵
したワンチップマイクロコンピュータを得ることを目的
とする。
たもので、マスクＲＯＭにイオンを注入した後のウェハ
プロセス工程を大幅に少なくできるマスクＲＯＭを内蔵
したワンチップマイクロコンピュータを得ることを目的
とする。
この発明に係るワンチップマイクロコンピュータは、マ
スクＲＯＭを、ボロン等の■族のイオンを注入した通常
ＯＦＦの絶縁ゲート形Ｎ−ＭＯＳＴと通常動作をする絶
縁ゲート形Ｎ−ＭＯ３Ｔとで構成したものである。
スクＲＯＭを、ボロン等の■族のイオンを注入した通常
ＯＦＦの絶縁ゲート形Ｎ−ＭＯＳＴと通常動作をする絶
縁ゲート形Ｎ−ＭＯ３Ｔとで構成したものである。
この発明においては、マスクＲＯＭを製造する際、ボロ
ン等の■族のイオンの注入により常時ＯＦＦの絶縁ゲー
ト形Ｎ−ＭＯ３Ｔを構成するので、アルミニ程を含むほ
とんどのウェハプロセス工程を終了してからイオンを注
入することができる。
ン等の■族のイオンの注入により常時ＯＦＦの絶縁ゲー
ト形Ｎ−ＭＯ３Ｔを構成するので、アルミニ程を含むほ
とんどのウェハプロセス工程を終了してからイオンを注
入することができる。
従って、注文を受けてマスクＲＯＭにイ゛オンを注入し
た後はガラスコート工程のみでウェハプロセス工程を終
了でき、注文を受けてからサンプル出荷までの期間を短
縮できる。
た後はガラスコート工程のみでウェハプロセス工程を終
了でき、注文を受けてからサンプル出荷までの期間を短
縮できる。
以下、この発明の一実施例を図について説明する。第１
図において、２１はＲＯＭセルであり、接地電位と出力
の間に接地電位側から、ゲートにクロック信号２が印加
されたＮ−ＭＯ５Ｔ、アドレスデコーダ２２の出力のう
ちの１本がゲートに印加されたＮ−ＭＯ３Ｔ、アドレス
デコーダ２３の出力及びアドレスデコーダ２４の出力２
５がゲートに印加された９（１１１のＮ−Ｍ、０３ＴＱ
Ｉの並列接続体、アドレスデコーダ２３の出力及びアド
レスデコーダ２４の出力２６がゲートに印加された９個
のＮ−ＭＯ３ＴＱ２の並列接続体が直列に接続されてい
る。また、アドレスデコーダ２２から出力される３２本
の信号が入力される３２個のＲＯＭセル２１が列ブロッ
ク７を構成し、その３２個のＲＯＭセル２１からの出力
は全て同一ラインに接続され、セレクタ６に入力される
。
図において、２１はＲＯＭセルであり、接地電位と出力
の間に接地電位側から、ゲートにクロック信号２が印加
されたＮ−ＭＯ５Ｔ、アドレスデコーダ２２の出力のう
ちの１本がゲートに印加されたＮ−ＭＯ３Ｔ、アドレス
デコーダ２３の出力及びアドレスデコーダ２４の出力２
５がゲートに印加された９（１１１のＮ−Ｍ、０３ＴＱ
Ｉの並列接続体、アドレスデコーダ２３の出力及びアド
レスデコーダ２４の出力２６がゲートに印加された９個
のＮ−ＭＯ３ＴＱ２の並列接続体が直列に接続されてい
る。また、アドレスデコーダ２２から出力される３２本
の信号が入力される３２個のＲＯＭセル２１が列ブロッ
ク７を構成し、その３２個のＲＯＭセル２１からの出力
は全て同一ラインに接続され、セレクタ６に入力される
。
次に動作について説明する。
まず、マスクＲＯＭに入力されるアドレスが決まり、ア
ドレスデコーダ８の１６本の出力のうち１本だけが“Ｈ
″レベルなり残りの１５本は“Ｌ″レベルなる。その１
６本の出力の状態に応じて１６個の列ブロックのうちの
１個が選択され、その出力がインバータ９の入力に接続
される。また、アドレスデコーダ２２の３２本の出力も
そのうちの１本だけが“Ｈ″レベルなり残りの３１本は
Ｌ”レベルになる。その３２本の出力の状態に応じて列
ブロツク７中の３２個のＲＯＭセル２１のうちの１１Ｆ
Ｉｉが動作可能状態になる。アドレスデコーダ２４の出
力２５及び２６は、今仮に出力２５が“Ｈ”レベル、出
力２６が′Ｌ”レベルとする。更に、アドレスデコーダ
２３の８本の出力のうちの１本が“Ｈ″レベルなり残り
の７本は“Ｌ”レベルになる。′Ｈ″レベルになった信
号がゲートに印加されるＮ−ＭＯ３Ｔが選択されたこと
になる。今、仮に一番出力側のＮ−ＭＯ３ＴＱ２ａが選
択されたとして話を進める。
ドレスデコーダ８の１６本の出力のうち１本だけが“Ｈ
″レベルなり残りの１５本は“Ｌ″レベルなる。その１
６本の出力の状態に応じて１６個の列ブロックのうちの
１個が選択され、その出力がインバータ９の入力に接続
される。また、アドレスデコーダ２２の３２本の出力も
そのうちの１本だけが“Ｈ″レベルなり残りの３１本は
Ｌ”レベルになる。その３２本の出力の状態に応じて列
ブロツク７中の３２個のＲＯＭセル２１のうちの１１Ｆ
Ｉｉが動作可能状態になる。アドレスデコーダ２４の出
力２５及び２６は、今仮に出力２５が“Ｈ”レベル、出
力２６が′Ｌ”レベルとする。更に、アドレスデコーダ
２３の８本の出力のうちの１本が“Ｈ″レベルなり残り
の７本は“Ｌ”レベルになる。′Ｈ″レベルになった信
号がゲートに印加されるＮ−ＭＯ３Ｔが選択されたこと
になる。今、仮に一番出力側のＮ−ＭＯ３ＴＱ２ａが選
択されたとして話を進める。
マスクＲＯＭに入力されるアドレスが決まると同時に、
Ｐ−ＭＯ３ＴＩＩのゲートに印加されたクロ７り信号２
がＬ”レベルになりＰ −ＭＯ５ＴｌｌはＯＮ状態にな
る。こうして、インバータ９の入力からセレクタ６によ
って選ばれた列ブロツク７中の３２個のＲＯＭセル２１
の出力ラインまでが６Ｈ”レベルにプリチャージされる
。次にクロック信号２がＨ”レベルになるとＲＯＭセル
中の一番接地電位側のＮ−ＭＯ３ＴがＯＮ状態になり、
選択された列ブロツク７中の動作可能状態になったＲＯ
Ｍセル２１の選択されたＮ−ＭＯ３ＴＱ２ａのゲートに
は“Ｈ″レベル印加されることとなるが、このＮ−ＭＯ
３ＴＱ２ａがボロン等の■族のイオンが注入されていな
い、通常動作をするＮ−ＭＯ３Ｔである場合は、そのゲ
ートに″Ｈルベルが印加されると該Ｎ−ＭＯＳＴはＯＮ
状態になるので、選択されたＲＯＭセル２１の出力カー
らインバータ９の入力までのラインが接地電位にディス
チャージされ、インバータ９の出力１０に＠Ｈ”レベル
が出力される。逆に選択されたＮ−ＭＯ３Ｔがボロン等
の■族のイオンが注入されている常時ＯＦＦの絶縁ゲー
ト形ＮチャネルＭＯ９Ｔである場合は、ゲートに“Ｈ”
レベルが印加されてもＮ−ＭＯ３ＴはＯＦＦ状態のまま
なので、インバータ９の入力は“Ｈ”レベルにプリチャ
ージされたままでインバータ９の出力１０は″Ｌルベル
のままである。
Ｐ−ＭＯ３ＴＩＩのゲートに印加されたクロ７り信号２
がＬ”レベルになりＰ −ＭＯ５ＴｌｌはＯＮ状態にな
る。こうして、インバータ９の入力からセレクタ６によ
って選ばれた列ブロツク７中の３２個のＲＯＭセル２１
の出力ラインまでが６Ｈ”レベルにプリチャージされる
。次にクロック信号２がＨ”レベルになるとＲＯＭセル
中の一番接地電位側のＮ−ＭＯ３ＴがＯＮ状態になり、
選択された列ブロツク７中の動作可能状態になったＲＯ
Ｍセル２１の選択されたＮ−ＭＯ３ＴＱ２ａのゲートに
は“Ｈ″レベル印加されることとなるが、このＮ−ＭＯ
３ＴＱ２ａがボロン等の■族のイオンが注入されていな
い、通常動作をするＮ−ＭＯ３Ｔである場合は、そのゲ
ートに″Ｈルベルが印加されると該Ｎ−ＭＯＳＴはＯＮ
状態になるので、選択されたＲＯＭセル２１の出力カー
らインバータ９の入力までのラインが接地電位にディス
チャージされ、インバータ９の出力１０に＠Ｈ”レベル
が出力される。逆に選択されたＮ−ＭＯ３Ｔがボロン等
の■族のイオンが注入されている常時ＯＦＦの絶縁ゲー
ト形ＮチャネルＭＯ９Ｔである場合は、ゲートに“Ｈ”
レベルが印加されてもＮ−ＭＯ３ＴはＯＦＦ状態のまま
なので、インバータ９の入力は“Ｈ”レベルにプリチャ
ージされたままでインバータ９の出力１０は″Ｌルベル
のままである。
以上のように選択されたＮ−ＭＯ３Ｔに■族のイオンが
注入されていない場合はインバータ９の出力１０に１Ｈ
″レベルが出力され、イオンが注入されている場合はイ
ンバータ９の出力１０に“Ｌ”レベルが出力され、この
ようにしてマスクＲＯＭを構成できるものである。
注入されていない場合はインバータ９の出力１０に１Ｈ
″レベルが出力され、イオンが注入されている場合はイ
ンバータ９の出力１０に“Ｌ”レベルが出力され、この
ようにしてマスクＲＯＭを構成できるものである。
このような本実施例のワンチップマイクロコンピュータ
では、マスクＲＯＭをボロン等の■族のイオンを注入し
て形成した常時ＯＦＦの絶縁ゲート形ＮチャネルＭＯＳ
ＦＥＴを用いて５４＝≠套６捕を構成したので、アルミ
ニ程を含むほとんどのウェハプロセス工程を終了してか
らイオンを注入することができる。従って、注文を受け
てマスクＲＯＭにイオンを注入した後はガラスコート工
程のみでウェハプロセス工程を終了できるので、注文を
受けてからサンプル出荷までの期間を短縮することがで
きる。
では、マスクＲＯＭをボロン等の■族のイオンを注入し
て形成した常時ＯＦＦの絶縁ゲート形ＮチャネルＭＯＳ
ＦＥＴを用いて５４＝≠套６捕を構成したので、アルミ
ニ程を含むほとんどのウェハプロセス工程を終了してか
らイオンを注入することができる。従って、注文を受け
てマスクＲＯＭにイオンを注入した後はガラスコート工
程のみでウェハプロセス工程を終了できるので、注文を
受けてからサンプル出荷までの期間を短縮することがで
きる。
以上のように、この発明に係るワンチップマイクロコン
ビエータによれば、マスクＲＯＭを、常時ＯＦＦの絶縁
ゲート形ＮチャネルＭＯＳＦＥＴと、通常動作をする絶
縁ゲート形ＮチャネルＭＯ３Ｆ Ｅ ｆｔ、：、より構
成したので、注文を受けてマスでからサンプル出荷まで
の期間を短縮できる効果がある。
ビエータによれば、マスクＲＯＭを、常時ＯＦＦの絶縁
ゲート形ＮチャネルＭＯＳＦＥＴと、通常動作をする絶
縁ゲート形ＮチャネルＭＯ３Ｆ Ｅ ｆｔ、：、より構
成したので、注文を受けてマスでからサンプル出荷まで
の期間を短縮できる効果がある。
第１図はこの発明の一実施例によるワンチップマイクロ
コンピュータに内蔵されたマスクＲＯＭを示す回路図、
第２図は従来のワンチップマイクロコンピュータに内蔵
されたマスクＲＯＭを示す回路図である。 １・・・ＲＯＭセル、２・・・クロック信号、３．５゜
８．２３．２４・・・アドレスデコーダ、４．６・・・
セレクタ、７・・・列ブロック、９・・・インバータ、
１０゜２５．２６・・・出力、１１・・・絶縁ゲート形
ＰチャネルＭｏ Ｓ Ｆ ＥＴ、 ２１−ＲｏＭ−ｔｙ
ル。 なお図中同一符号は同−又は相当部分を示す。
コンピュータに内蔵されたマスクＲＯＭを示す回路図、
第２図は従来のワンチップマイクロコンピュータに内蔵
されたマスクＲＯＭを示す回路図である。 １・・・ＲＯＭセル、２・・・クロック信号、３．５゜
８．２３．２４・・・アドレスデコーダ、４．６・・・
セレクタ、７・・・列ブロック、９・・・インバータ、
１０゜２５．２６・・・出力、１１・・・絶縁ゲート形
ＰチャネルＭｏ Ｓ Ｆ ＥＴ、 ２１−ＲｏＭ−ｔｙ
ル。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）絶縁ゲート型ＭＯＳＦＥＴで構成されマスクＲＯ
Ｍを内蔵するワンチップマイクロコンピュータにおいて
、 上記マスクＲＯＭを、常時ＯＦＦの絶縁ゲート形Ｎチャ
ネルＭＯＳＦＥＴと、通常動作をする絶縁ゲート形Ｎチ
ャネルＭＯＳＦＥＴとにより構成したことを特徴とする
ワンチップマイクロコンピュータ。 - （２）上記常時ＯＦＦの絶縁ゲート形ＮチャネルＭＯＳ
ＦＥＴはIII族のイオンを注入したものであることを特
徴とする特許請求の範囲第１項記載のワンチップマイク
ロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288462A JPS63141365A (ja) | 1986-12-03 | 1986-12-03 | ワンチツプマイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288462A JPS63141365A (ja) | 1986-12-03 | 1986-12-03 | ワンチツプマイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63141365A true JPS63141365A (ja) | 1988-06-13 |
Family
ID=17730524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61288462A Pending JPS63141365A (ja) | 1986-12-03 | 1986-12-03 | ワンチツプマイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63141365A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111364A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | Ｒｏｍの製造方法 |
| JPS6011931A (ja) * | 1983-06-30 | 1985-01-22 | Fujitsu Ltd | ワンチツプマイクロコンピユ−タ |
| JPS61156362A (ja) * | 1984-12-27 | 1986-07-16 | Sony Corp | マイクロコンピユ−タ |
-
1986
- 1986-12-03 JP JP61288462A patent/JPS63141365A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111364A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | Ｒｏｍの製造方法 |
| JPS6011931A (ja) * | 1983-06-30 | 1985-01-22 | Fujitsu Ltd | ワンチツプマイクロコンピユ−タ |
| JPS61156362A (ja) * | 1984-12-27 | 1986-07-16 | Sony Corp | マイクロコンピユ−タ |
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