JPS62232218A - ドミノ形ｍｏｓ論理ゲ−ト - Google Patents

ドミノ形ｍｏｓ論理ゲ−ト

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JPS62232218A
JPS62232218A JP62069241A JP6924187A JPS62232218A JP S62232218 A JPS62232218 A JP S62232218A JP 62069241 A JP62069241 A JP 62069241A JP 6924187 A JP6924187 A JP 6924187A JP S62232218 A JPS62232218 A JP S62232218A
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JP
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transistor
logic
network
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JP62069241A
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English (en)
Inventor
アルマン・ゲレン
ミシェル・ランフランカ
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Koninklijke Philips NV
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Philips Gloeilampenfabrieken NV
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Publication date
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    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
    • H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、入力データを受け、第２導電形のＭＯ５前充
電（ｐｒｅｃｈａｒｇｉｎｇ）　　トランジスタと第１
導電形のＭＯＳ確認（ｖａｌｉｄａｔｉｏ口）トランジ
スタとのソース−ドレイン通路を夫々経て第１電圧源と
第２電圧源の間に接続された第１導電形のＭＯＳトラン
ジスタより成り、前記の前充電トランジスタと確認トラ
ンジスタの制御電極は、第１論理信号の時には論理ゲー
トの出力を前充電レベルに前充電しまた第２論理信号の
時には出力での論理出力信号の読出しを可能にするクロ
ックパルスを共に受けるようにした論理回路網を有する
ドミノ（Ｄｏｍ　ｉ　ｎｏ）形ＭＯＳ論理ゲートに関す
るものである。
米国特許第３．５５１．６９３号では、論理ゲートの出
力に前充電を与えるためにクロックパルスが用いられて
いる。実際には、クロック信号が低レベルにある時には
、従来技術ではｐ−ＭＯＳ形である前記の前充電トラン
ジスタは導通となり、従来技術ではｎ−ＭＯＳ形である
前記の確認トランジスタは非導通となり、論理ゲートの
出力を高レベルに前充電させる。クロック信号が高レベ
ルにあると、ｎ−ＭＯＳ確認トランジスタは導通となり
、ｐ−ＭＯＳ前充電トランジスタは非導通となる。その
場合、論理回路網が導通状態にあると、論理ゲートの出
力は状態を低レベルに変え、一方論理回路網が導通状態
でない場合は論理ゲートの出力は高レベルのま５でいる
。論理ＭＯＳゲートの正しい動作は、データが、各クロ
ックパルスにおいてクロック信号が高レベルに上る以前
に確立されているということを前提としている。実際に
は、データの状態の変化が遅延して行われ、この結果論
理回路網が成る時間の間誤って導電状態に保たれると、
出力を高レベル状態に前充電する効果が完全にまたは部
分的に失われ、論理回路網が非導通になった時に論理ゲ
ートが低レベルのま５でいることがある。
本発明の目的は、１つの明確な入力または成る幾つかの
明確な入力がクロック信号の過度（前述の場合でいえば
クロック信号の高レベルへの上昇）の後迄確立されない
場合その出力を前記の誤りより保護し、出力信号の読出
しを可能にするようにした冒頭記載のタイプの論理ゲー
トを得ることにある。
この目的を達成するため、本発明は遅くすなわちクロッ
ク信号が第２論理レベルに変ってしまってから安定化さ
れる少なくとも１つの入力データに応答する前充電レベ
ルの望ましくない放電を阻止するために、前充電トラン
ジスタのソース−ドレイン通路と並列に、論理回路網の
少なくとも１つのトランジスタの論理相補を有する第２
導電形の副回路網を有し、この場合前記の少なくとも１
つのトランジスタが前記の遅く安定化される入力データ
を受け、副回路網は少なくともこの遅く安定化される入
力データを受け、またこの副回路網は論理回路網よりも
少ないトランジスタを有することを特徴とする。
本発明のドミノ形ゲートの一実施態様では、論理回路網
は、ｑ個の入力を有するＡＮＤゲートを有し、このため
、前充電トランジスタとｍ１ｄトランジスタ間に直列に
接続された夫々のソース−ドレイン通路をもったｑ個の
トランジスタを有し、この際、Ｘ個のデータが遅く安定
化される場合、副回路網は前充電トランジスタと並列に
配設されたＸ個のトランジスタを有し、このＸ個のトラ
ンジスタの夫々は各制御電極に夫々遅く安定化される入
力データを受け、数Ｘは数ｑよりも小さい。
以下に本発明を図面を参照して実施例で更に詳しく説明
する。
第１図に示したドミノ形と呼ばれる公知のタイプのＭＯ
Ｓ論理ゲートは、ドレインが正の供給電圧ＶＣＣに接続
されまたソースがｎ−ＭＯＳ論理回路網１の第１論理端
子Ａに接続された第１ｐ−Ｍ　ＯＳ前充電トランジスタ
Ｔ。と、更に、ドレインが前記の論理回路網１の第２論
理端子Ｂに接続され、ソースが負の供給電圧ＶＳＳに接
続された第２ｎ　　ＭＯ８確＆忍トランジスタＴ。′と
を有する。
前記の論理回路網１は、データの値に応じて通路ＡＢを
導通または非導通にするデータＤ１・・・　Ｄ。
をその入力に受ける。端子Ａは論理ゲートの出力Ｓを構
成する。
トランジスタＴ。とＴｏ′の制御電極はクロック信号φ
を受ける。この信号φがその低レベルの時はトランジス
タＴ０は導通でトランジスタＴｏ’は非導通で、この結
果論理ゲートの出力Ｓは高レベルにある、すなわち通路
ＡＢが導通であるか非導通であるかとは無関係に略々Ｖ
ＣＣである。別の表現をすれば、出力Ｓは高レベルに前
充電される。
この論理ゲートは、その基本動作原理のために、クロッ
ク信号φが安定化される前に入力データが安定化された
時にだけ正しく作用することができる。実際には、デー
タＤ１・・・　Ｄ、の少なくとも１つ例えばＤ３が高ま
たは低状態に余りに遅く変化すると（第２図参照）、安
定化後は通路ΔＢは非導通であるのに通路ＡＢが一時的
に導通状態になって前充電されたレベルを全体的または
部分的に放電することがある。その結果、このことが前
充電の全部または一部の喪失を生じ、信号Ｓの存在が誤
りであることがある。第２図では、出力には高レベルが
見出されるべきなのに低レベルが得られる。
第４図と第５図は、論理入力信号Ｄ１・・・Ｄ。
を受ける多重入力ＡＮＤゲートの場合に対して前記のよ
うな誤りを無くする方法を示す。この場合論理信号Ｄ３
が遅く安定化するものとする。
従来の多重ＡＮＤゲート（第３図）は、端子ＡとＢの間
に配設され、ドレイン−ソース通路が直列でその制御電
極に入力データＤ１・・・Ｄ、の夫々１つを受けるｑ個
のｎ−ＭＯＳ形のトランジスタＴ１・・・Ｔ、で形成さ
れた論理回路網１を有する。ｐ−ＭＯＳ形トランジスタ
Ｔ３′（第４図）のソース−ドレイン通路がトランジス
タＴ。のソース−ドレイン通路と並列に接続され、論理
信号Ｄ３をその制御電極に受ける。第５図は現れた順の
信号のシーケンスを示す。この場合入力信号Ｄ＋　、　
Ｄ２　、　Ｄ３・・・Ｄｑは通路ＡＢを導通にする高レ
ベルにあり、Ｄ３だけが状態を高レベルより低レベルに
変えるものとする。Ｄ３はクロック信号φが高レベルに
なった後ではじめて安定化されるものとしているので、
通路ＡＢは短時間ｔの間導通のま−で、一方トランジス
タＴ。′もまた導通である。この結果部分的か更には全
体的に前充電が失われることになる。出力信号Ｓはこの
場合低レベルに極めて近いレベルＳ０にある。一旦デー
タＤ３が安定化されるとトランジスタＴ３はカットオフ
され、通路ＡＢは最早や導通でなくなり、一方トランジ
スタＴｌ’は導通状態に調節される。この結果、出力Ｓ
は高レベルに戻り、出力レベルを正す。
若しデータＤ３が後で高レベルに状態を変えるものとす
れば、トランジスタＴ３は導通になりトランジスタＴ３
’はカットオフされる。出力Ｓは、データＤ３はクロッ
クパルスφが高レベルになってから高レベルになるので
、遅延ｔをもって低レベルに変る。したがって、出力Ｓ
におけるレベルは正しいが但し遅延ｔの後にはじめて役
に立つ。
第６図において、第３図のＡＮＤゲートは２つの遅く安
定化される入力データすなわちＤ２とＤ４を有するもの
とする。前充電の考えられ得る喪失の補償は、２つの直
列なトランジスタＴ２とＴ。
に論理的に相補なｐ形の副回路網をトランジスタＴｏに
並列に配することによって実現される。この目的で、ｐ
−ＭＯＳ　トランジスタＴ２’とｐ−ＭＯＳトランジス
タＴ４’のソース−ドレイン通路がトランジスタＴ。の
ソース−ドレイン通路と並列に配設され、この場合トラ
ンジスタＴ２’の制御電極とトランジスタＴ４／の制御
電極は夫々入力データＤ２とり、を受ける。ＡＮＤゲー
トの論理状態が次のような場合、すなわち、２つの入力
データＤ２とり、の一方の高レベルから低レベルへの変
化が通路ＡＢを時期を失して導通にしやすく、このため
前充電の一部または全部の喪失をきたす恐れのある場合
には、トランジスタＴ２′とＴ４７の一方かまたは他方
或はこれ等２つが一緒に、第４図と第５図について説明
したのと同様な状態で出力Ｓの高レベルへの上昇を可能
にする。
第７図は論理関数（Ｄ、　−Ｏ２・Ｏ３・・・Ｄ、）＋
　Ｄｌ、、に相当する。この目的で、論理ゲートは、端
子ＡとＢの間に第３図のように直列に配設されたｎ−Ｍ
ＯＳトランジスタＴ＋　　、Ｔ２　、、、、Ｔ−の直列
副回路網を有し、これ等のトランジスタはその制御電極
に夫々の入力データＤ　Ｉ　＋　Ｏ２＋・・・Ｄ、を受
ける。制御電極が入力データＤｑ＋１を受けるｎ−ＭＯ
Ｓトランジスタのソース−ドレイン通路は前記の直列の
副回路網に並列に接続される。
入力データＤ３とＤｑが安定化が遅いものとする。
正電圧■。、の供給端子の方向からみると、制御電極に
夫々入力データＤ３とり、を受ける２つのｐ−ＭＯＳ　
トランジスタＴ３′とＴ、／の並列回路が、制御電極に
入力データＴｑ＋１を受けるｐ−ＭＯＳトランジスタＴ
ｑ。１′と直列に、順次にトランジスタＴ。のソース−
ドレイン通路と並列に配設されている。Ｄ９＋１　が低
レベルにあると、トランジスタＴ、。１は非導通状態で
トランジスタＴｑ。１′は導通状態で、回路は第６図に
示した場合のように働く。これに反し、Ｏ９，１が高レ
ベルにあると、トランジスタＴｑ＋ｌ　は導通で、読出
モードの出力Ｓは低レベルにあり、一方、トランジスタ
Ｔ９゜１′は非導通で、トランジスタＴｏ’が導通（高
レベルで０）の時にはトランジスタＴ３’とＴ、′が導
通状態か非導通状態であるかには無関係に供給電圧ＶＣ
ＣとＶＳＳ間のあらゆる短絡を阻止する。
第８図は論理関数り、　−Ｏ２・Ｏ３・Ｄ、・Ｄ、・（
ＤＢ＋Ｄ？　）を示す。端子ＡとＢの間には、制御電極
に各入力データＤ、−Ｄ５を受ける５つのｎ−ＭＯＳ　
トランジスタＴ、−Ｔ５のソース−ドレイン通路の直列
回路があり、これ等のソース−ドレイン通路は、２つの
トランジスタＴ６とＴ７の並列なソース−ドレイン回路
と直列に接続される。
入力データＤ３とＯ６が極めて遅く安定化されるものと
する。この場合、相補的な補正副回路網は、トランジス
タＴ。のソース−ドレイン通路に並列に、２つのブラン
チを有する。このブランチの一方は、制御電極に入力デ
ータＤ３を受けるｐ−ＭＯＳ　トランジスタＴ３’のソ
ース−ドレイン通路より成り、他方のブランチは、制御
電極に夫々の入力データＤ６とＯ７を受ける２つのｐ−
Ｍ、Ｏ３トランジスタＴＳ’とＴ？’の直列のソース−
ドレイン通路より成る。
入力データＤ７が低レベルにある場合はトランジスタＴ
７は非導通でトランジスタＴＶ’は導通である。すべて
これは第６図（ｑ＝６）の場合と同様である。入力デー
タＤ、が高レベルにあるとトランジスタＴ７は導通状態
でトランジスタＴ。
′は非導通状態である。このようにして、正の供給電圧
ＶＣＣと負の供給電圧ＶＳＳ間の短絡のあらゆる危険が
避けられる。
第９図は論理関数（Ｄ、・Ｏ２・Ｏ３・Ｏ４・Ｄ、・Ｏ
６）＋（Ｄｔ・Ｄ、）の場合を示す。
この目的で、論理データは端子ＡとＢの間に２つの直列
ブランチの並列回路を有する。第１直列ブランチは、夫
々の制御電極が夫々の入力データＤ、−Ｄ６を受ける６
つのｎ−ＭＯＳトランジスタＴ、−Ｔ、のソース−ドレ
イン通路より成る。
第２直列ブランチは夫々の制御電極が夫々の入力データ
Ｄ、とＯ８を受ける２つのｎ−ＭＯＳトランジスタのソ
ース−ドレイン通路より成る。データＤ３とＯ６が極め
て遅く安定化されるものとする。トランジスタＴ０のソ
ース−ドレイン通路と並列に接続されたｐ−ＭＯＳ形補
償副回路網はトランジスタＴ３．Ｔｅ　、Ｔ７およびＴ
８で形成されたイマジナリイ（ｉｍａｇｉｎａｒｙ）　
　ｎ　−Ｍ　ＯＳイマジナリイ副回路網のｐ−ＭＯＳで
の相補回路網で、この場合トランジスタＴ、、Ｔ２．Ｔ
、およびＴ５は考慮されない。この目的で、ｐ−ＭＯＳ
副回路網は２つの並列ｐ−ＭＯＳトランジスタの２つの
グループを有し、これ等の２つのグループは直列に接続
されている。第１グループは２つのトランジスタＴ３’
とＴ６′のソース−ドレイン通路を有し、これ等のトラ
ンジスタの制御電極は夫々入力データＤ３とＯ６を受け
る。入力データＤ３　とＯ６が極めて遅く安定化するも
のとする。データＤ、とＯ８が同時に高レベル状態にな
ければ、第２直列ブランチはブロックされ、すべてが第
６図（ｑ＝６）に示した場合と同様に進行する。
データＤ７とＤ８が同時に高レベル状態にあれば、第２
直列ブランチは導通でトランジスタＴｔ’とＴ８／はカ
ットオフされ、トランジスタＴ３’とＴ。′が同時に導
電状態の時に供給電圧ＶＣＣとＶＳＳの間の短絡のあら
ゆる可能性が阻止される。
【図面の簡単な説明】
第１図は従来のドミノ形ＭＯＳ論理ゲートのブロック回
路図、 第２図は入力データが遅れて安定化された場合の望まし
くない放電現象の図解説明図、第３図は従来の多重入カ
ドミノ形ＡＮＤゲートの回路図、 第４図はデータＤ、が遅く安定化される場合に対する本
発明の論理ゲートの実施例の回路図、第５図は得られる
信号のシーケンスを示す線図、第６図はデータＤ２とＤ
４が遅く安定化される場合に対する本発明の論理ゲート
の実施例の回路図、 第７図は論理関数（Ｄ、・Ｄ２・Ｄ３・・・Ｄ、）＋　
Ｄｑ＋＋　に相当する本発明の論理ゲートの実施例の回
路図、 第８図は論理関数Ｄ１・Ｄ２・Ｄ３・Ｄ、・Ｄ、・（Ｄ
ｅ＋Ｄｔ　）に相当する本発明の論理ゲートの実施例の
回路図、 第９図は論理関数（ＤＩ’Ｄ２・Ｄ３・Ｄ、・Ｄ５・Ｄ
６）＋（Ｄ？・Ｄ、）に相当する本発明の論理ゲートの
実施例の回路図である。 １・・・ｎ−ＭＯＳ論理回路網 Ａ・・・第１論理端子 Ｂ・・・第２論理端子 Ｄ１〜Ｄ　ａ　＋　Ｄｑ　＋　Ｄｑ＋＋・・・入力デー
タＳ・・・論理ゲート出力 Ｔｏ・・・ｐ−ＭＯＳ前充電トランジスタＴｏ’・・・
ｎ−ＭＯＳ確Ｓ忍トランジスタＴ、〜Ｔ、、Ｔ９．Ｔ、
。１ ・・・ｎ−ＭＯＳトランジスタ Ｔ２′〜Ｔ、／、Ｔ６／〜Ｔ　８　’　ｒ　Ｔｑ　’　
＋　Ｔｑ＋１′・・・ｐ−ＭＯＳトランジスタ ＶＣＣ・・・正供給電圧 ＶＳＳ・・・負供給電圧 φ・・・クロックパルス 特許出願人　　　エヌ・ベー・フィリップス・フルーイ
ランペンファブリケン

Claims (1)

  1. 【特許請求の範囲】 １、入力データを受け、第２導電形のＭＯＳ前充電トラ
    ンジスタと第１導電形のＭＯＳ確認トランジスタとのソ
    ース−ドレイン通路を夫々経て第１電圧源と第２電圧源
    の間に接続された第１導電形のＭＯＳトランジスタより
    成り、前記の前充電トランジスタと確認トランジスタの
    制御電極は、第１論理信号の時には論理ゲートの出力を
    前充電レベルに前充電しまた第２論理信号の時には出力
    での論理出力信号の読出しを可能にするクロックパルス
    を共に受けるようにした論理回路網を有するドミノ形Ｍ
    ＯＳ論理ゲートにおいて、遅くすなわちクロック信号が
    第２論理レベルに変ってしまってから安定化される少な
    くとも１つの入力データに応答する前充電レベルの望ま
    しくない放電を阻止するために、前充電トランジスタの
    ソース−ドレイン通路と並列に、論理回路網の少なくと
    も１つのトランジスタの論理相補を有する第２導電形の
    ＭＯＳ副回路網を有し、この場合前記の少なくとも１つ
    のトランジスタが前記の遅く安定化される入力データを
    受け、副回路網は少なくともこの遅く安定化される入力
    データを受け、またこの副回路網は論理回路網よりも少
    ないトランジスタを有することを特徴とするドミノ形Ｍ
    ＯＳＳ論理ゲート。 ２、論理回路網は、ｑ個の入力を有するＡＮＤゲートを
    有し、このため、前充電トランジスタと確認トランジス
    タ間に直列に接続された夫々のソース−ドレイン通路を
    もったｑ個のトランジスタを有し、この際、ｘ個のデー
    タが遅く安定化された場合、副回路網は前充電トランジ
    スタと並列に配設されたｘ個のトランジスタを有し、こ
    のｘ個のトランジスタの夫々は各制御電極に夫々遅く安
    定化される入力データを受け、数ｘは数ｑよりも小さい
    特許請求の範囲第１項記載のドミノ形ＭＯＳ論理ゲート
    。 ３、第１論理レベルは低レベル、第２論理レベルは高レ
    ベル、第１導電形はｎ−チャネル形および第２導電形は
    ｐ−チャネル形である特許請求の範囲第１項または第２
    項記載のドミノ形ＭＯＳ論理ゲート。
JP62069241A 1986-03-28 1987-03-25 ドミノ形ｍｏｓ論理ゲ−ト Pending JPS62232218A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8604504A FR2596595B1 (fr) 1986-03-28 1986-03-28 Porte logique mos du type domino
FR8604504 1986-03-28

Publications (1)

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ID=9333663

Family Applications (1)

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JP62069241A Pending JPS62232218A (ja) 1986-03-28 1987-03-25 ドミノ形ｍｏｓ論理ゲ−ト

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US (1) US4780626A (ja)
EP (1) EP0240061B1 (ja)
JP (1) JPS62232218A (ja)
DE (1) DE3779786T2 (ja)
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