JP2616684B2 - デコーダ回路 - Google Patents
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Description
【0001】
【産業上の利用分野】本発明はデコーダ回路に関し、特
に電源ノイズに強いダイナミック・デコーダに関する。
に電源ノイズに強いダイナミック・デコーダに関する。
【0002】
【従来の技術】従来のダイナミック・デコーダ回路は、
例えば4入力デコーダの場合、図3に示す構成をしてい
た。すなわち、電源;VDDソースに接続され、プリチ
ャージ信号;Φをバッファ;1を介してゲート入力する
Pチャネル型MOSトランジスタ;P1 と、接地電位に
ソース接続され、プリチャージ信号;Φをバッファ;1
を介してゲート入力するNチャネル型MOSトランジス
タ;Nsとを備え、Nチャネル型MOSトランジスタ;
N1 〜N4 の直列接続から成るMOSトランジスタ列を
Pチャネル型MOSトランジスタ;P1 のドレイン端と
Nチャネル型MOSトランジスタ;Nsのドレイン端と
の間に挿入し、Nチャネル型MOSトランジスタ;N1
〜N4 のゲート端;G1 〜G4 にはデータ信号;D1 〜
D4 が各々バッファ;2〜5を介して入力される。ここ
でデコーダ回路の出力;Vout は、PチャネルMOSト
ランジスタ;P1 のドレイン端から得られる。
例えば4入力デコーダの場合、図3に示す構成をしてい
た。すなわち、電源;VDDソースに接続され、プリチ
ャージ信号;Φをバッファ;1を介してゲート入力する
Pチャネル型MOSトランジスタ;P1 と、接地電位に
ソース接続され、プリチャージ信号;Φをバッファ;1
を介してゲート入力するNチャネル型MOSトランジス
タ;Nsとを備え、Nチャネル型MOSトランジスタ;
N1 〜N4 の直列接続から成るMOSトランジスタ列を
Pチャネル型MOSトランジスタ;P1 のドレイン端と
Nチャネル型MOSトランジスタ;Nsのドレイン端と
の間に挿入し、Nチャネル型MOSトランジスタ;N1
〜N4 のゲート端;G1 〜G4 にはデータ信号;D1 〜
D4 が各々バッファ;2〜5を介して入力される。ここ
でデコーダ回路の出力;Vout は、PチャネルMOSト
ランジスタ;P1 のドレイン端から得られる。
【0003】次に動作について説明する。まずプリチャ
ージ信号;ΦをLレベルにする。この時、バッファ1は
接地電位をPチャネルMOSトランジスタ;P1 のゲー
ト端子にも入力するとともに、NチャネルMOSトラン
ジスタ;Nsのゲート端子にも入力する。従って、Pチ
ャネルMOSトランジスタ;P1 はON状態になるが、
NチャネルMOSトランジスタ;N2 はOFF状態にな
るため、データ信号;D1 〜D4 のレベルに依りず、出
力;Vout は電源電位となる。(以下、この状態をプリ
チャージ状態と呼ぶこととする。) 次にプリチャージ信号;ΦをHレベルにする。この時、
バッファ;1は、電源電位をPチャネルMOSトランジ
スタ;P1 のゲート端に入力するとともにNチャネルM
OSトランジスタ;Nsのゲート端にも入力する。従っ
て、PチャネルMOSトランジスタ;P1 はOFF状態
となり、NチャネルMOSトランジスタ;NsはON状
態となるため、出力Vout は、データ信号;D1 〜D4
のレベルに依る。即ち、データ信号;D1 〜D4 のレベ
ルがD1 =D2 =D3 =D4 =Hレベルの場合、バッフ
ァ;2〜4は各々電源電位を出力するため、Nチャネル
MOSトランジスタ;N1 〜N4 は全てON状態となる
ため、出力;Vout は接地電位を出力する。(以下この
状態をサンプリング状態と呼ぶ。)一方、仮りにデー
タ;D1 〜D4 のレベルが、D1 =D2 =D3 =Hレベ
ル,D4 =Lレベルとすると、バッファ;2〜3は電源
電位を出力するため、NチャネルMOSトランジスタ;
N1 〜N3 はON状態となるが、バッファ;4が接地電
位を出力するため、NチャネルMOSトランジスタ;N
4 はOFF状態となる。従って出力;Vout は、プリチ
ャージ状態での出力レベルである電源電位をそのまま保
持する事になる。(以下この状態をホールド状態と呼
ぶ。) ところで、こうした従来のデコーダ回路では、Nチャネ
ルMOSトランジスタ;N1 〜N4 の接続点、及び出
力;Vout に限らず浮遊容量;C1 〜C3 ,CLが存在
する。これら浮遊容量;C1 〜C3 ,CL が、電源電位
変動時のデコーダ出力に及ぼす影響を以下に示す。
ージ信号;ΦをLレベルにする。この時、バッファ1は
接地電位をPチャネルMOSトランジスタ;P1 のゲー
ト端子にも入力するとともに、NチャネルMOSトラン
ジスタ;Nsのゲート端子にも入力する。従って、Pチ
ャネルMOSトランジスタ;P1 はON状態になるが、
NチャネルMOSトランジスタ;N2 はOFF状態にな
るため、データ信号;D1 〜D4 のレベルに依りず、出
力;Vout は電源電位となる。(以下、この状態をプリ
チャージ状態と呼ぶこととする。) 次にプリチャージ信号;ΦをHレベルにする。この時、
バッファ;1は、電源電位をPチャネルMOSトランジ
スタ;P1 のゲート端に入力するとともにNチャネルM
OSトランジスタ;Nsのゲート端にも入力する。従っ
て、PチャネルMOSトランジスタ;P1 はOFF状態
となり、NチャネルMOSトランジスタ;NsはON状
態となるため、出力Vout は、データ信号;D1 〜D4
のレベルに依る。即ち、データ信号;D1 〜D4 のレベ
ルがD1 =D2 =D3 =D4 =Hレベルの場合、バッフ
ァ;2〜4は各々電源電位を出力するため、Nチャネル
MOSトランジスタ;N1 〜N4 は全てON状態となる
ため、出力;Vout は接地電位を出力する。(以下この
状態をサンプリング状態と呼ぶ。)一方、仮りにデー
タ;D1 〜D4 のレベルが、D1 =D2 =D3 =Hレベ
ル,D4 =Lレベルとすると、バッファ;2〜3は電源
電位を出力するため、NチャネルMOSトランジスタ;
N1 〜N3 はON状態となるが、バッファ;4が接地電
位を出力するため、NチャネルMOSトランジスタ;N
4 はOFF状態となる。従って出力;Vout は、プリチ
ャージ状態での出力レベルである電源電位をそのまま保
持する事になる。(以下この状態をホールド状態と呼
ぶ。) ところで、こうした従来のデコーダ回路では、Nチャネ
ルMOSトランジスタ;N1 〜N4 の接続点、及び出
力;Vout に限らず浮遊容量;C1 〜C3 ,CLが存在
する。これら浮遊容量;C1 〜C3 ,CL が、電源電位
変動時のデコーダ出力に及ぼす影響を以下に示す。
【0004】今、データ信号;D1 〜D4 が、D1 =D
2 =D3 =Hレベル,D4 =Lレベルとする。この場
合、デコーダ回路はプリチャージ状態からホールド状態
に移行することとなるが、このタイミングチャートを図
4に示す。プリチャージ状態において、電源電位;V1
の時、NチャネルMOSトランジスタ;N1 〜N3 ,及
びN4 の各ゲート電位;G1 〜G4 は、G1 =G2 =G
3 =V1 ,G4 =0となる。この時、出力;Vout は、
PチャネルMOSトランジスタ;N1 〜N4 はしきい値
電圧;VTNを有するため、各接続点のノード;A〜B
は、A=B=C=VTNとなる。
2 =D3 =Hレベル,D4 =Lレベルとする。この場
合、デコーダ回路はプリチャージ状態からホールド状態
に移行することとなるが、このタイミングチャートを図
4に示す。プリチャージ状態において、電源電位;V1
の時、NチャネルMOSトランジスタ;N1 〜N3 ,及
びN4 の各ゲート電位;G1 〜G4 は、G1 =G2 =G
3 =V1 ,G4 =0となる。この時、出力;Vout は、
PチャネルMOSトランジスタ;N1 〜N4 はしきい値
電圧;VTNを有するため、各接続点のノード;A〜B
は、A=B=C=VTNとなる。
【0005】次にプリチャージ信号がHレべルとなり、
ホールド状態に移る。この時、PチャネルMOSトラン
ジスタ;P1 はOFF状態となっているため、出力;V
outは浮遊容量;CL によりVout をV1 を保持する。
この時、浮遊容量;CL のチャージ;QL は、QL =C
L V1 となる。一方、ノード;A〜Cのレベルも、Nチ
ャネルMOSトランジスタ;N4 がOFF状態であるた
め、A=B=C=V1−VTNを保持する。この時各浮遊
容量;C1 〜C3 のチャージ;Q1 〜Q3 は、Q1 =C
1 (V1 −VTN),Q2 =C2 (V1 −VTN),Q3 =
(V1 −VTN)となる。
ホールド状態に移る。この時、PチャネルMOSトラン
ジスタ;P1 はOFF状態となっているため、出力;V
outは浮遊容量;CL によりVout をV1 を保持する。
この時、浮遊容量;CL のチャージ;QL は、QL =C
L V1 となる。一方、ノード;A〜Cのレベルも、Nチ
ャネルMOSトランジスタ;N4 がOFF状態であるた
め、A=B=C=V1−VTNを保持する。この時各浮遊
容量;C1 〜C3 のチャージ;Q1 〜Q3 は、Q1 =C
1 (V1 −VTN),Q2 =C2 (V1 −VTN),Q3 =
(V1 −VTN)となる。
【0006】ところが、ホールド状態において、電源電
位;VDDが、VDD=V1 からVDD=V2 ,(V2
−V1 ≧VTN)に変動したとする。PチャネルMOSト
ランジスタ;P1 のソース端は電源変動に伴いV2 のレ
ベルに移るが、ゲート端もバッファ;1よりやはりV2
のレベルに移るため、電源変動に対してもOFF状態と
なる。一方NチャネルMOSトランジスタ;N1 〜N3
のゲート電位;G1 〜G3 もやはり同様にバッファ2〜
3によりV2 のレベルに移る。この時、G1 =V2 ≧V
out +VTN=V1 +VTNとなるため、ノードAはVout
と同一レベルになるまで上昇するが、PチャネルMOS
トランジスタP1 がOFF状態であるため、浮遊容量;
CL にチャージされた電荷の移動が生じる。すなわち、
浮遊容量;CL と、浮遊容量;C1 ,C2 ,C3 とでチ
ャージシェアが発生するこの結果出力;Vout は、
位;VDDが、VDD=V1 からVDD=V2 ,(V2
−V1 ≧VTN)に変動したとする。PチャネルMOSト
ランジスタ;P1 のソース端は電源変動に伴いV2 のレ
ベルに移るが、ゲート端もバッファ;1よりやはりV2
のレベルに移るため、電源変動に対してもOFF状態と
なる。一方NチャネルMOSトランジスタ;N1 〜N3
のゲート電位;G1 〜G3 もやはり同様にバッファ2〜
3によりV2 のレベルに移る。この時、G1 =V2 ≧V
out +VTN=V1 +VTNとなるため、ノードAはVout
と同一レベルになるまで上昇するが、PチャネルMOS
トランジスタP1 がOFF状態であるため、浮遊容量;
CL にチャージされた電荷の移動が生じる。すなわち、
浮遊容量;CL と、浮遊容量;C1 ,C2 ,C3 とでチ
ャージシェアが発生するこの結果出力;Vout は、
【0007】
【0008】に変動する。この後、電源電位が再びVD
D=V1 に戻ったとしても、Vout のレベルはそのまま
保持される事となる。今、C1 +C2 +C3 ≫CL ,V
TN=V1 =V1 /2と仮定すれば、Vout V1 −V
out =V1 /2となる。この事は、デコータ回路の出
力;Vout を受ける次段の論理しきい値がVDD/2で
あれば、論理反転をする事を示している。すなわち、V
TNを越える電源変動に対しては、誤動作してしまう。
D=V1 に戻ったとしても、Vout のレベルはそのまま
保持される事となる。今、C1 +C2 +C3 ≫CL ,V
TN=V1 =V1 /2と仮定すれば、Vout V1 −V
out =V1 /2となる。この事は、デコータ回路の出
力;Vout を受ける次段の論理しきい値がVDD/2で
あれば、論理反転をする事を示している。すなわち、V
TNを越える電源変動に対しては、誤動作してしまう。
【0009】上述の電源変動に対する第1の対策として
図3に示す浮遊容量;CL を、CL>C1 +C2 +C3
となる様にした容量として、意図して挿入していた。こ
の場合のタイミングチャートを図5に示す。ホールド状
態における電源変動に対してチャージシェアが発生する
点は先に述べた場合と同様である。しかしながら、CL
=C1 +C2 +C3 ,VTN=V1 /2とすると、Vout
=V1 −VTN/2=3/4V1 にする事ができる。先の
場合と同様に、出力;Vout を受ける次段の論理しきい
値をVDD/2とすれば、論理反転をする事はない。
図3に示す浮遊容量;CL を、CL>C1 +C2 +C3
となる様にした容量として、意図して挿入していた。こ
の場合のタイミングチャートを図5に示す。ホールド状
態における電源変動に対してチャージシェアが発生する
点は先に述べた場合と同様である。しかしながら、CL
=C1 +C2 +C3 ,VTN=V1 /2とすると、Vout
=V1 −VTN/2=3/4V1 にする事ができる。先の
場合と同様に、出力;Vout を受ける次段の論理しきい
値をVDD/2とすれば、論理反転をする事はない。
【0010】また、電源変動に対する第2の対策として
図6に示すデコーダ回路がある。本デコーダ回路は、電
源;VDDにソース接続され、プリチャージ信号;Φを
バッファ;11を介してゲート入力するPチャネル型M
OSトランジスタ;P1 と、接地電位にソース接続さ
れ、プリチャージ信号;Φをバッファ;11を介してゲ
ート入力するNチャネル型MOSトランジスタNsとを
備え、Nチャネル型MOSトランジスタ;N1 〜N4 の
直列接続から成るMOSトランジスタ列をPチャネル型
MOSトランジスタ;P1 のドレイン端とNチャネル型
MOSトランジスタ;Nsのドレイン端との間に挿入
し、Nチャネル型MOSトランジスタ;N1〜N4 のゲ
ート端;G1 〜G4 にはデータ信号;D1 〜D4 が各々
2入力ORアッファ;12〜15を介して入力される。
2入力ORバッファ;12〜15の各々の一方の入力に
は、前記プリチャージ信号;Φを反転入力する。またゲ
ート端;G1 〜G4 には各々容量;CH1〜CH4が接続さ
れ、容量;CH1〜CH4の一方の端子は各々共通に接続さ
れ、バッファ;16を介して昇圧信号;Φ′が入力され
る。ここでデコーダ回路の出力;Vout はPチャネル型
MOSトランジスタ;P1 のドレイン端から得られる。
次に本デコーダ回路の動作について、図7のタイミング
チャートを用いて説明する。まず、プリチャージ信号;
ΦがLレベルの時、Pチャネル型MOSトランジスタ;
P1 のON状態となり、出力;Vout はV1 レベルとな
る。また2入力ORバッファ;12〜15はプリチャー
ジ信号;Φを反転入力しているため、データ信号;D1
〜D4 のレベルに依らず各々V1 レベルを出力する。N
チャネル型MOSトランジスタ;N1 〜N4 の各々の接
続点であるノード;A〜Cは、図3のデコーダ回路と同
様にV1 〜VTNのレベルにプリチャージされる。次に昇
圧信号;ΦがHレベルになると、ゲート端;G1 〜G4
の電位は容量;CH1〜CH4のため2V1 のレベルまで昇
圧される。よって、G1 =2V1 ≧Vout +VTN=3/
2V1 である為、ノード;AはVout と同一レベルにな
るまで上昇するが、先の場合と異なり、Pチャネル型M
OSトランジスタ;P1 がON状態である為、ノード;
AはV1 レベルまで上昇する。同様に、ノード;B〜C
もV1 レベルまで上昇する。昇圧信号;Φ′がLレベル
になると、ゲート端;G1 〜G4 のレベルは再びV1 と
なるが、ノード;A〜Cのレベルは変化しない。
図6に示すデコーダ回路がある。本デコーダ回路は、電
源;VDDにソース接続され、プリチャージ信号;Φを
バッファ;11を介してゲート入力するPチャネル型M
OSトランジスタ;P1 と、接地電位にソース接続さ
れ、プリチャージ信号;Φをバッファ;11を介してゲ
ート入力するNチャネル型MOSトランジスタNsとを
備え、Nチャネル型MOSトランジスタ;N1 〜N4 の
直列接続から成るMOSトランジスタ列をPチャネル型
MOSトランジスタ;P1 のドレイン端とNチャネル型
MOSトランジスタ;Nsのドレイン端との間に挿入
し、Nチャネル型MOSトランジスタ;N1〜N4 のゲ
ート端;G1 〜G4 にはデータ信号;D1 〜D4 が各々
2入力ORアッファ;12〜15を介して入力される。
2入力ORバッファ;12〜15の各々の一方の入力に
は、前記プリチャージ信号;Φを反転入力する。またゲ
ート端;G1 〜G4 には各々容量;CH1〜CH4が接続さ
れ、容量;CH1〜CH4の一方の端子は各々共通に接続さ
れ、バッファ;16を介して昇圧信号;Φ′が入力され
る。ここでデコーダ回路の出力;Vout はPチャネル型
MOSトランジスタ;P1 のドレイン端から得られる。
次に本デコーダ回路の動作について、図7のタイミング
チャートを用いて説明する。まず、プリチャージ信号;
ΦがLレベルの時、Pチャネル型MOSトランジスタ;
P1 のON状態となり、出力;Vout はV1 レベルとな
る。また2入力ORバッファ;12〜15はプリチャー
ジ信号;Φを反転入力しているため、データ信号;D1
〜D4 のレベルに依らず各々V1 レベルを出力する。N
チャネル型MOSトランジスタ;N1 〜N4 の各々の接
続点であるノード;A〜Cは、図3のデコーダ回路と同
様にV1 〜VTNのレベルにプリチャージされる。次に昇
圧信号;ΦがHレベルになると、ゲート端;G1 〜G4
の電位は容量;CH1〜CH4のため2V1 のレベルまで昇
圧される。よって、G1 =2V1 ≧Vout +VTN=3/
2V1 である為、ノード;AはVout と同一レベルにな
るまで上昇するが、先の場合と異なり、Pチャネル型M
OSトランジスタ;P1 がON状態である為、ノード;
AはV1 レベルまで上昇する。同様に、ノード;B〜C
もV1 レベルまで上昇する。昇圧信号;Φ′がLレベル
になると、ゲート端;G1 〜G4 のレベルは再びV1 と
なるが、ノード;A〜Cのレベルは変化しない。
【0011】次にプリチャージ信号;ΦのHレベルにな
ると、Pチャネル型MOSトランジスタ;P1 はOFF
状態となるとともに、ゲート端;G1 〜G4 は各々デー
タ信号;D1 〜D4 のレベルとなる。図7では先の場合
と同様に、D1 =D2 =D3=Hレベル,D4 =Lレベ
ルとしている。NチャネルMOSトランジスタ;Nsが
OFF状態であるため、出力;Vout はV1 レベルを保
持している。この時、電源電位;VDDがV1 からV2
(V2 ≧V1 +VTN)に変動したとする。ゲート端;G
1 〜G3 はこれにともないV1 からV2 に変動するが、
Vout =A=B=C=V1 となっているため、浮遊容
量;C1 〜C3 ,CL のチャージされた電荷の移動は行
なわれない。従って、出力;Vout のレベルも変化せ
ず、Vout =V1 を保持する。すなわち、電源変動に対
しても誤動作することはない。
ると、Pチャネル型MOSトランジスタ;P1 はOFF
状態となるとともに、ゲート端;G1 〜G4 は各々デー
タ信号;D1 〜D4 のレベルとなる。図7では先の場合
と同様に、D1 =D2 =D3=Hレベル,D4 =Lレベ
ルとしている。NチャネルMOSトランジスタ;Nsが
OFF状態であるため、出力;Vout はV1 レベルを保
持している。この時、電源電位;VDDがV1 からV2
(V2 ≧V1 +VTN)に変動したとする。ゲート端;G
1 〜G3 はこれにともないV1 からV2 に変動するが、
Vout =A=B=C=V1 となっているため、浮遊容
量;C1 〜C3 ,CL のチャージされた電荷の移動は行
なわれない。従って、出力;Vout のレベルも変化せ
ず、Vout =V1 を保持する。すなわち、電源変動に対
しても誤動作することはない。
【0012】
【発明が解決しようとする課題】図3に示した従来のデ
コーダ回路では、ホールド状態での電源変動に対して、
容量;CL を大きくする事が必要であった。しかし、こ
のためサンプリング状態において、読み出しスピードが
遅くなるという欠点があった。
コーダ回路では、ホールド状態での電源変動に対して、
容量;CL を大きくする事が必要であった。しかし、こ
のためサンプリング状態において、読み出しスピードが
遅くなるという欠点があった。
【0013】一方、図6に示した従来のデコーダ回路で
は、読み出しスピードが遅くなるといった欠点はない
が、ゲート端;G1 〜G4 を昇圧するために、2入OR
バッファ,容量;CH1〜CH4といった多くの付加回路
と、更に昇圧信号;Φ′を用いた制御を必要とする欠点
を有していた。
は、読み出しスピードが遅くなるといった欠点はない
が、ゲート端;G1 〜G4 を昇圧するために、2入OR
バッファ,容量;CH1〜CH4といった多くの付加回路
と、更に昇圧信号;Φ′を用いた制御を必要とする欠点
を有していた。
【0014】
【課題を解決するための手段】本発明のデコーダ回路
は、第1の電源にソース接続されプリチャージ信号をゲ
ート入力する第1のMOSトランジスタと、第2の電源
にソース接続され前記プリチャージ信号をゲート入力す
る第2のMOSトランジスタとを有し、前記第2のMO
Sトランジスタとを有し、前記第2のMOSトランジス
タと同一型で複数個のMOSトランジスタの直列接続か
ら成り、各々のゲート端にデータ信号を入力する第1の
MOSトランジスタ列を前記第1および第2のMOSト
ランジスタのドレイン端間に挿入し、前記第1のMOS
トランジスタは前記第2のMOSトランジスタと異なる
方で構成し、前記第2のMOSトランジスタと同一型の
MOSトランジスタを前記第1トランジスタのドレイン
端と前記第1のMOSトランジスタ列との間に挿入し、
前記第1のMOSトランジスタと同一型の第4のMOS
トランジスタのソース接続を前記第1の電源に接続し、
前記第4のMOSトランジスタのゲート端に前記プリチ
ャージ信号を入力し、前記第4のMOSランジスタのド
レイン端と前記第3のMOSトランジスタのゲート端と
を接続し、前記第4のMOSトランジスタのドレイン端
と前記第2の電源との間に容量を挿入し、前記第1のM
OSトランジスタのドレイン端から出力を得るようにし
て構成される。
は、第1の電源にソース接続されプリチャージ信号をゲ
ート入力する第1のMOSトランジスタと、第2の電源
にソース接続され前記プリチャージ信号をゲート入力す
る第2のMOSトランジスタとを有し、前記第2のMO
Sトランジスタとを有し、前記第2のMOSトランジス
タと同一型で複数個のMOSトランジスタの直列接続か
ら成り、各々のゲート端にデータ信号を入力する第1の
MOSトランジスタ列を前記第1および第2のMOSト
ランジスタのドレイン端間に挿入し、前記第1のMOS
トランジスタは前記第2のMOSトランジスタと異なる
方で構成し、前記第2のMOSトランジスタと同一型の
MOSトランジスタを前記第1トランジスタのドレイン
端と前記第1のMOSトランジスタ列との間に挿入し、
前記第1のMOSトランジスタと同一型の第4のMOS
トランジスタのソース接続を前記第1の電源に接続し、
前記第4のMOSトランジスタのゲート端に前記プリチ
ャージ信号を入力し、前記第4のMOSランジスタのド
レイン端と前記第3のMOSトランジスタのゲート端と
を接続し、前記第4のMOSトランジスタのドレイン端
と前記第2の電源との間に容量を挿入し、前記第1のM
OSトランジスタのドレイン端から出力を得るようにし
て構成される。
【0015】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【0016】図1は本発明の一実施例であり、図2はそ
のタイミングチャートである。図1に示す実施例は、電
源;VDDにソース接続され、プリチャージ信号;Φを
バッフア;1を介してゲート入力するPチャネル型MO
Sトランジスタ;P1 と、接地電位にソース接続され、
プリチャージ信号;Φをバッファ;1を介して入力する
Nチャネル型MOSトランジスタ;Nsとを備え、Nチ
ャネル型MOSトランジスタ;N1 〜N4 の直列接続か
ら成るMOSトランジスタ列をPチャネル型MOSトラ
ンジスタ;P1 のドレイン端とNチャネル型MOSトラ
ンジスタ;Nsのドレイン端との間に挿入し、Nチャネ
ル型MOSトランジスタ;N1 〜N4 のゲート端;G1
〜G4 にはデータ信号;D1 〜D4 が各々バッファ;2
〜5を介して入力される。更に、Nチャネル型MOSト
ランジスタ;N1 のドレイン端とPチャネル型MOSト
ランジスタ;P1 のドレイン端との間にNチャネル型M
OSトランジスタ;N5 挿入し、またPチャネル端MO
Sトランジスタ;P2 のソース端を電源;VDDに接続
するとともにゲート端にプリチャージ信号;Φをバッフ
ァ;1を介して入力し、Pチャネル型MOSトランジス
タ;P2 のドレイン端とNチャネル型MOSトランジス
タ;N5 のゲート端を接続し、Pチャネル型MOSトラ
ンジスタ;P2 のドレイン端との接地電位との間に容
量;CH を挿入する。ここでデコーダ回路の出力;V
out は、Pチャネル型MOSトランジスタ;P1 のドレ
イン端から得られる。
のタイミングチャートである。図1に示す実施例は、電
源;VDDにソース接続され、プリチャージ信号;Φを
バッフア;1を介してゲート入力するPチャネル型MO
Sトランジスタ;P1 と、接地電位にソース接続され、
プリチャージ信号;Φをバッファ;1を介して入力する
Nチャネル型MOSトランジスタ;Nsとを備え、Nチ
ャネル型MOSトランジスタ;N1 〜N4 の直列接続か
ら成るMOSトランジスタ列をPチャネル型MOSトラ
ンジスタ;P1 のドレイン端とNチャネル型MOSトラ
ンジスタ;Nsのドレイン端との間に挿入し、Nチャネ
ル型MOSトランジスタ;N1 〜N4 のゲート端;G1
〜G4 にはデータ信号;D1 〜D4 が各々バッファ;2
〜5を介して入力される。更に、Nチャネル型MOSト
ランジスタ;N1 のドレイン端とPチャネル型MOSト
ランジスタ;P1 のドレイン端との間にNチャネル型M
OSトランジスタ;N5 挿入し、またPチャネル端MO
Sトランジスタ;P2 のソース端を電源;VDDに接続
するとともにゲート端にプリチャージ信号;Φをバッフ
ァ;1を介して入力し、Pチャネル型MOSトランジス
タ;P2 のドレイン端とNチャネル型MOSトランジス
タ;N5 のゲート端を接続し、Pチャネル型MOSトラ
ンジスタ;P2 のドレイン端との接地電位との間に容
量;CH を挿入する。ここでデコーダ回路の出力;V
out は、Pチャネル型MOSトランジスタ;P1 のドレ
イン端から得られる。
【0017】次に図2のタイミングチャートを用いて、
動作について説明する。まずプリチャージ信号;ΦがL
レベルの時、Pチャネル型MOSトランジスタ;P1 ,
P2はともにON状態となり、各々のドレイン端である
Vout ,ノードDは電源電位;VDD=V1 となる。こ
の時、容量;CH にはQH =CH V1 の電荷がチャージ
される。一方、データ信号;D1 〜D4 のレベルが、D
1 =D2 =D3 =Hレベル,D4 =Lレベルとすると、
バッファ;2〜3は各々電源電位;VDD=V1 を出力
するため、ゲート電位;G1 〜G3 は、G1 =G2 =G
3 =V1 となる。
動作について説明する。まずプリチャージ信号;ΦがL
レベルの時、Pチャネル型MOSトランジスタ;P1 ,
P2はともにON状態となり、各々のドレイン端である
Vout ,ノードDは電源電位;VDD=V1 となる。こ
の時、容量;CH にはQH =CH V1 の電荷がチャージ
される。一方、データ信号;D1 〜D4 のレベルが、D
1 =D2 =D3 =Hレベル,D4 =Lレベルとすると、
バッファ;2〜3は各々電源電位;VDD=V1 を出力
するため、ゲート電位;G1 〜G3 は、G1 =G2 =G
3 =V1 となる。
【0018】今、Nチャネル型MOSトランジスタのし
きい値をVTN(=1/2V1 )とすると、Nチャネル型
MOSトランジスタ;N5 とN1 の接続点Eの電位は、
E=V1 −VTNとなる。同様に、Nチャネル型MOSト
ランジスタ;N1 〜N3 の接続点;A〜Cも、A=B=
C=V1 −VTNとなる。この時、各ノードに接続される
浮遊容量;C0 〜C3 には、各々に対して、Q0 =C0
(V1 −VTN),Q2=C1 (V1 −VTN),Q2 =C
2 (V1 −VTN),Q3 =C3 (V1 −VTN)の電荷が
チャージされる。
きい値をVTN(=1/2V1 )とすると、Nチャネル型
MOSトランジスタ;N5 とN1 の接続点Eの電位は、
E=V1 −VTNとなる。同様に、Nチャネル型MOSト
ランジスタ;N1 〜N3 の接続点;A〜Cも、A=B=
C=V1 −VTNとなる。この時、各ノードに接続される
浮遊容量;C0 〜C3 には、各々に対して、Q0 =C0
(V1 −VTN),Q2=C1 (V1 −VTN),Q2 =C
2 (V1 −VTN),Q3 =C3 (V1 −VTN)の電荷が
チャージされる。
【0019】次にプリチャージ信号;ΦがHレベルにな
ると、Pチャネル型MOSトラジスタ;P1 およびP2
はOFF状態となる。この時、ノードDは容量;CH に
よりD=V1 に保持される。一方、Nチャネル型MOS
トランジスタ;NsはON状態になるが、Nチャネル型
MOSトランジスタ;N4 がOFF状態であるため、ノ
ード;E,A〜Cは、V1 −VTNのレベルを、Vout は
V1 のレベルの各々保持する。
ると、Pチャネル型MOSトラジスタ;P1 およびP2
はOFF状態となる。この時、ノードDは容量;CH に
よりD=V1 に保持される。一方、Nチャネル型MOS
トランジスタ;NsはON状態になるが、Nチャネル型
MOSトランジスタ;N4 がOFF状態であるため、ノ
ード;E,A〜Cは、V1 −VTNのレベルを、Vout は
V1 のレベルの各々保持する。
【0020】さて、この時、電源電位;VDDがV1 か
らV2 (V2 ≧V1 +VTN)に変動したとする。この時
バッファ;1の出力も同時にV1 からV2 に変動するた
め、Pチャネル型MOSトランジスタ;P1 およびP2
はともにOFF状態のままである。従って、ノードDは
V1 のレベルをそのまま保持する。よって、D=V1 <
Vout +VTN=V1 +VTNとなるため、ノードEもE=
V1 −VTNのレベルを保持する。ノードG1 はバッフ
ァ;2によりG1 =V2 に変動するが、ノードEとノー
ドAはともにE=A=V1 −VTNとなっているため、電
荷の移動は発注せず、ノードAはA=V1 −VTNとな
る。従って、出力;Vout はVout =V1 のレベルを保
持する事となり、電源変動に対しても誤動作する事はな
い。
らV2 (V2 ≧V1 +VTN)に変動したとする。この時
バッファ;1の出力も同時にV1 からV2 に変動するた
め、Pチャネル型MOSトランジスタ;P1 およびP2
はともにOFF状態のままである。従って、ノードDは
V1 のレベルをそのまま保持する。よって、D=V1 <
Vout +VTN=V1 +VTNとなるため、ノードEもE=
V1 −VTNのレベルを保持する。ノードG1 はバッフ
ァ;2によりG1 =V2 に変動するが、ノードEとノー
ドAはともにE=A=V1 −VTNとなっているため、電
荷の移動は発注せず、ノードAはA=V1 −VTNとな
る。従って、出力;Vout はVout =V1 のレベルを保
持する事となり、電源変動に対しても誤動作する事はな
い。
【0021】
【発明の効果】以上説明したように本発明は、デコーダ
回路の出力端に容量を付加する事なく、2つのMOSト
ランジスタと1つの容量を付加するだけで電源変動に対
してチャージシェアを発生せず、誤動作しないデコーダ
回路を実現する。
回路の出力端に容量を付加する事なく、2つのMOSト
ランジスタと1つの容量を付加するだけで電源変動に対
してチャージシェアを発生せず、誤動作しないデコーダ
回路を実現する。
【0022】この結果、サンプリング状態での読み出し
スピートを遅られせる事もなく、また複雑なタイミング
制御や多くの付加回路を必要としないため、容易でかつ
高特性のデコーダ回路を提供する事ができる。
スピートを遅られせる事もなく、また複雑なタイミング
制御や多くの付加回路を必要としないため、容易でかつ
高特性のデコーダ回路を提供する事ができる。
【図1】本発明の一実施例のデコーダ回路
【図2】図1に示したデコーダ回路のタイミングチャー
ト
ト
【図3】従来のデコーダ回路の第1例
【図4】図3に示したデコーダ回路の第1のタイミング
チャート
チャート
【図5】図3に示したデコーダ回路の第2のタイミング
チャート
チャート
【図6】従来のデコーダ回路の第2例
【図7】図6に示したデコーダ回路のタイミングチャー
ト
ト
1,2,3,4,5,11,16 バッフア 12,13,14,15 2入力ORバッファ P1 ,P2 Pチャネル型MOSトランジスタ N1 ,N2 ,N3 ,N4 ,N5 ,Ns Nチャネル型
MOSトランジスタ C0 ,C1 , C2 ,C3 浮遊容量 CL 浮遊容量ないしは容量 CH ,CH1,CH2,CH3,CH4 容量 VDD 電源電位 Vout 出力電位
MOSトランジスタ C0 ,C1 , C2 ,C3 浮遊容量 CL 浮遊容量ないしは容量 CH ,CH1,CH2,CH3,CH4 容量 VDD 電源電位 Vout 出力電位
Claims (1)
- 【請求項1】 第1の電源にソースが接続され、プリチ
ャージ信号をゲート入力する第1のMOSトランジスタ
と、第2の電源にソースが接続され、前記プリチャージ
信号をケード入力する第2のMOSトランジスタとを備
え、前記第2のMOSトランジスタと同一型で、複数個
のMOSトランジスタの直列接続から成り、各々のゲー
ト端にデータ信号を入力をする第1のMOSトランジス
タ列を前記第1および第2のMOSトランジスタのドレ
イン端間に挿入し、前記第1のMOSトランジスタは前
記第2のMOSトランジスタと異なる型で構成され、前
記第1のMOSトランジスタのドレイン端から出力を得
るデコーダ回路において、前記第2のMOSトランジス
タと同一型の第3のMOSトランジスタを、前記第1の
MOSトランジスタのドレイン端と前記第1のMOSト
ランジスタ列との間に挿入し、前記第1のMOSトラン
ジスタと同一型の第4のMOSトランジスタのソース端
を前記第1の電源に接続し、前記第4のMOSトランジ
スタのゲート端に前記プリチャージ信号を入力し、前記
第4のMOSトランジスタのドレイン端と、前記第3の
MOSトランジスタのゲート端とを接続し、前記第4の
MOSトランジスタのドレイン端と前記第2の電源との
間に容量を挿入して成ることを特徴とするデコーダ回
路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5335189A JP2616684B2 (ja) | 1993-12-28 | 1993-12-28 | デコーダ回路 |
US08/354,150 US5530380A (en) | 1993-12-28 | 1994-12-06 | Decoder circuit which resists a fluctuation of a power supply |
DE69412778T DE69412778T2 (de) | 1993-12-28 | 1994-12-20 | Gegenüber einer Versorgungsspannungsschwankung unempfindliche Dekodierschaltung |
EP94120201A EP0664614B1 (en) | 1993-12-28 | 1994-12-20 | Decoder circuit which resists a fluctuation of a power supply |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5335189A JP2616684B2 (ja) | 1993-12-28 | 1993-12-28 | デコーダ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07202670A JPH07202670A (ja) | 1995-08-04 |
JP2616684B2 true JP2616684B2 (ja) | 1997-06-04 |
Family
ID=18285763
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5335189A Expired - Fee Related JP2616684B2 (ja) | 1993-12-28 | 1993-12-28 | デコーダ回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5530380A (ja) |
EP (1) | EP0664614B1 (ja) |
JP (1) | JP2616684B2 (ja) |
DE (1) | DE69412778T2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6184718B1 (en) | 1996-12-20 | 2001-02-06 | Translogic Technology, Inc. | Dynamic logic circuit |
US5859547A (en) * | 1996-12-20 | 1999-01-12 | Translogic Technology, Inc. | Dynamic logic circuit |
US6002271A (en) * | 1997-05-12 | 1999-12-14 | International Business Machines Corporation | Dynamic MOS logic circuit without charge sharing noise |
US6517546B2 (en) * | 2001-03-13 | 2003-02-11 | Gregory R. Whittaker | Method and apparatus for fixing a graft in a bone tunnel |
US7594917B2 (en) * | 2001-03-13 | 2009-09-29 | Ethicon, Inc. | Method and apparatus for fixing a graft in a bone tunnel |
US7195642B2 (en) | 2001-03-13 | 2007-03-27 | Mckernan Daniel J | Method and apparatus for fixing a graft in a bone tunnel |
US8617176B2 (en) | 2011-08-24 | 2013-12-31 | Depuy Mitek, Llc | Cross pinning guide devices and methods |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4345170A (en) * | 1980-08-18 | 1982-08-17 | Bell Telephone Laboratories, Incorporated | Clocked IGFET logic circuit |
US4668880A (en) * | 1984-03-26 | 1987-05-26 | American Telephone And Telegraph Company, At&T Bell Laboratories | Chain logic scheme for programmed logic array |
FR2596595B1 (fr) * | 1986-03-28 | 1988-05-13 | Radiotechnique Compelec | Porte logique mos du type domino |
JPS6342216A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | バイポ−ラトランジスタと電界効果トランジスタとを含む複合回路 |
JPS63228494A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | ダイナミツク型デコ−ダ回路 |
US4797580A (en) * | 1987-10-29 | 1989-01-10 | Northern Telecom Limited | Current-mirror-biased pre-charged logic circuit |
US5144163A (en) * | 1988-03-14 | 1992-09-01 | Matsushita Electric Industrial Co., Ltd. | Dynamic BiCMOS logic gates |
US5146115A (en) * | 1991-07-26 | 1992-09-08 | Zilog, Inc. | Domino-logic decoder |
-
1993
- 1993-12-28 JP JP5335189A patent/JP2616684B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-06 US US08/354,150 patent/US5530380A/en not_active Expired - Lifetime
- 1994-12-20 EP EP94120201A patent/EP0664614B1/en not_active Expired - Lifetime
- 1994-12-20 DE DE69412778T patent/DE69412778T2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0664614A1 (en) | 1995-07-26 |
EP0664614B1 (en) | 1998-08-26 |
JPH07202670A (ja) | 1995-08-04 |
DE69412778T2 (de) | 1999-05-06 |
DE69412778D1 (de) | 1998-10-01 |
US5530380A (en) | 1996-06-25 |
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Legal Events
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---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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