JP2616684B2 - デコーダ回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明はデコーダ回路に関し、特
に電源ノイズに強いダイナミック・デコーダに関する。
に電源ノイズに強いダイナミック・デコーダに関する。
【０００２】
【従来の技術】従来のダイナミック・デコーダ回路は、
例えば４入力デコーダの場合、図３に示す構成をしてい
た。すなわち、電源；ＶＤＤソースに接続され、プリチ
ャージ信号；Φをバッファ；１を介してゲート入力する
Ｐチャネル型ＭＯＳトランジスタ；Ｐ1 と、接地電位に
ソース接続され、プリチャージ信号；Φをバッファ；１
を介してゲート入力するＮチャネル型ＭＯＳトランジス
タ；Ｎｓとを備え、Ｎチャネル型ＭＯＳトランジスタ；
Ｎ1 〜Ｎ4 の直列接続から成るＭＯＳトランジスタ列を
Ｐチャネル型ＭＯＳトランジスタ；Ｐ1 のドレイン端と
Ｎチャネル型ＭＯＳトランジスタ；Ｎｓのドレイン端と
の間に挿入し、Ｎチャネル型ＭＯＳトランジスタ；Ｎ1
〜Ｎ4 のゲート端；Ｇ1 〜Ｇ4 にはデータ信号；Ｄ1 〜
Ｄ4 が各々バッファ；２〜５を介して入力される。ここ
でデコーダ回路の出力；Ｖout は、ＰチャネルＭＯＳト
ランジスタ；Ｐ1 のドレイン端から得られる。
例えば４入力デコーダの場合、図３に示す構成をしてい
た。すなわち、電源；ＶＤＤソースに接続され、プリチ
ャージ信号；Φをバッファ；１を介してゲート入力する
Ｐチャネル型ＭＯＳトランジスタ；Ｐ1 と、接地電位に
ソース接続され、プリチャージ信号；Φをバッファ；１
を介してゲート入力するＮチャネル型ＭＯＳトランジス
タ；Ｎｓとを備え、Ｎチャネル型ＭＯＳトランジスタ；
Ｎ1 〜Ｎ4 の直列接続から成るＭＯＳトランジスタ列を
Ｐチャネル型ＭＯＳトランジスタ；Ｐ1 のドレイン端と
Ｎチャネル型ＭＯＳトランジスタ；Ｎｓのドレイン端と
の間に挿入し、Ｎチャネル型ＭＯＳトランジスタ；Ｎ1
〜Ｎ4 のゲート端；Ｇ1 〜Ｇ4 にはデータ信号；Ｄ1 〜
Ｄ4 が各々バッファ；２〜５を介して入力される。ここ
でデコーダ回路の出力；Ｖout は、ＰチャネルＭＯＳト
ランジスタ；Ｐ1 のドレイン端から得られる。
【０００３】次に動作について説明する。まずプリチャ
ージ信号；ΦをＬレベルにする。この時、バッファ１は
接地電位をＰチャネルＭＯＳトランジスタ；Ｐ1 のゲー
ト端子にも入力するとともに、ＮチャネルＭＯＳトラン
ジスタ；Ｎｓのゲート端子にも入力する。従って、Ｐチ
ャネルＭＯＳトランジスタ；Ｐ1 はＯＮ状態になるが、
ＮチャネルＭＯＳトランジスタ；Ｎ2 はＯＦＦ状態にな
るため、データ信号；Ｄ1 〜Ｄ4 のレベルに依りず、出
力；Ｖout は電源電位となる。（以下、この状態をプリ
チャージ状態と呼ぶこととする。） 次にプリチャージ信号；ΦをＨレベルにする。この時、
バッファ；１は、電源電位をＰチャネルＭＯＳトランジ
スタ；Ｐ1 のゲート端に入力するとともにＮチャネルＭ
ＯＳトランジスタ；Ｎｓのゲート端にも入力する。従っ
て、ＰチャネルＭＯＳトランジスタ；Ｐ1 はＯＦＦ状態
となり、ＮチャネルＭＯＳトランジスタ；ＮｓはＯＮ状
態となるため、出力Ｖout は、データ信号；Ｄ1 〜Ｄ4
のレベルに依る。即ち、データ信号；Ｄ1 〜Ｄ4 のレベ
ルがＤ1 ＝Ｄ2 ＝Ｄ3 ＝Ｄ4 ＝Ｈレベルの場合、バッフ
ァ；２〜４は各々電源電位を出力するため、Ｎチャネル
ＭＯＳトランジスタ；Ｎ1 〜Ｎ4 は全てＯＮ状態となる
ため、出力；Ｖout は接地電位を出力する。（以下この
状態をサンプリング状態と呼ぶ。）一方、仮りにデー
タ；Ｄ1 〜Ｄ4 のレベルが、Ｄ1 ＝Ｄ2 ＝Ｄ3 ＝Ｈレベ
ル，Ｄ4 ＝Ｌレベルとすると、バッファ；２〜３は電源
電位を出力するため、ＮチャネルＭＯＳトランジスタ；
Ｎ1 〜Ｎ3 はＯＮ状態となるが、バッファ；４が接地電
位を出力するため、ＮチャネルＭＯＳトランジスタ；Ｎ
4 はＯＦＦ状態となる。従って出力；Ｖout は、プリチ
ャージ状態での出力レベルである電源電位をそのまま保
持する事になる。（以下この状態をホールド状態と呼
ぶ。） ところで、こうした従来のデコーダ回路では、Ｎチャネ
ルＭＯＳトランジスタ；Ｎ1 〜Ｎ4 の接続点、及び出
力；Ｖout に限らず浮遊容量；Ｃ1 〜Ｃ3 ，ＣLが存在
する。これら浮遊容量；Ｃ1 〜Ｃ3 ，ＣL が、電源電位
変動時のデコーダ出力に及ぼす影響を以下に示す。
ージ信号；ΦをＬレベルにする。この時、バッファ１は
接地電位をＰチャネルＭＯＳトランジスタ；Ｐ1 のゲー
ト端子にも入力するとともに、ＮチャネルＭＯＳトラン
ジスタ；Ｎｓのゲート端子にも入力する。従って、Ｐチ
ャネルＭＯＳトランジスタ；Ｐ1 はＯＮ状態になるが、
ＮチャネルＭＯＳトランジスタ；Ｎ2 はＯＦＦ状態にな
るため、データ信号；Ｄ1 〜Ｄ4 のレベルに依りず、出
力；Ｖout は電源電位となる。（以下、この状態をプリ
チャージ状態と呼ぶこととする。） 次にプリチャージ信号；ΦをＨレベルにする。この時、
バッファ；１は、電源電位をＰチャネルＭＯＳトランジ
スタ；Ｐ1 のゲート端に入力するとともにＮチャネルＭ
ＯＳトランジスタ；Ｎｓのゲート端にも入力する。従っ
て、ＰチャネルＭＯＳトランジスタ；Ｐ1 はＯＦＦ状態
となり、ＮチャネルＭＯＳトランジスタ；ＮｓはＯＮ状
態となるため、出力Ｖout は、データ信号；Ｄ1 〜Ｄ4
のレベルに依る。即ち、データ信号；Ｄ1 〜Ｄ4 のレベ
ルがＤ1 ＝Ｄ2 ＝Ｄ3 ＝Ｄ4 ＝Ｈレベルの場合、バッフ
ァ；２〜４は各々電源電位を出力するため、Ｎチャネル
ＭＯＳトランジスタ；Ｎ1 〜Ｎ4 は全てＯＮ状態となる
ため、出力；Ｖout は接地電位を出力する。（以下この
状態をサンプリング状態と呼ぶ。）一方、仮りにデー
タ；Ｄ1 〜Ｄ4 のレベルが、Ｄ1 ＝Ｄ2 ＝Ｄ3 ＝Ｈレベ
ル，Ｄ4 ＝Ｌレベルとすると、バッファ；２〜３は電源
電位を出力するため、ＮチャネルＭＯＳトランジスタ；
Ｎ1 〜Ｎ3 はＯＮ状態となるが、バッファ；４が接地電
位を出力するため、ＮチャネルＭＯＳトランジスタ；Ｎ
4 はＯＦＦ状態となる。従って出力；Ｖout は、プリチ
ャージ状態での出力レベルである電源電位をそのまま保
持する事になる。（以下この状態をホールド状態と呼
ぶ。） ところで、こうした従来のデコーダ回路では、Ｎチャネ
ルＭＯＳトランジスタ；Ｎ1 〜Ｎ4 の接続点、及び出
力；Ｖout に限らず浮遊容量；Ｃ1 〜Ｃ3 ，ＣLが存在
する。これら浮遊容量；Ｃ1 〜Ｃ3 ，ＣL が、電源電位
変動時のデコーダ出力に及ぼす影響を以下に示す。
【０００４】今、データ信号；Ｄ1 〜Ｄ4 が、Ｄ1 ＝Ｄ
2 ＝Ｄ3 ＝Ｈレベル，Ｄ4 ＝Ｌレベルとする。この場
合、デコーダ回路はプリチャージ状態からホールド状態
に移行することとなるが、このタイミングチャートを図
４に示す。プリチャージ状態において、電源電位；Ｖ1
の時、ＮチャネルＭＯＳトランジスタ；Ｎ1 〜Ｎ3 ，及
びＮ4 の各ゲート電位；Ｇ1 〜Ｇ4 は、Ｇ1 ＝Ｇ2 ＝Ｇ
3 ＝Ｖ1 ，Ｇ4 ＝０となる。この時、出力；Ｖout は、
ＰチャネルＭＯＳトランジスタ；Ｎ1 〜Ｎ4 はしきい値
電圧；ＶTNを有するため、各接続点のノード；Ａ〜Ｂ
は、Ａ＝Ｂ＝Ｃ＝ＶTNとなる。
2 ＝Ｄ3 ＝Ｈレベル，Ｄ4 ＝Ｌレベルとする。この場
合、デコーダ回路はプリチャージ状態からホールド状態
に移行することとなるが、このタイミングチャートを図
４に示す。プリチャージ状態において、電源電位；Ｖ1
の時、ＮチャネルＭＯＳトランジスタ；Ｎ1 〜Ｎ3 ，及
びＮ4 の各ゲート電位；Ｇ1 〜Ｇ4 は、Ｇ1 ＝Ｇ2 ＝Ｇ
3 ＝Ｖ1 ，Ｇ4 ＝０となる。この時、出力；Ｖout は、
ＰチャネルＭＯＳトランジスタ；Ｎ1 〜Ｎ4 はしきい値
電圧；ＶTNを有するため、各接続点のノード；Ａ〜Ｂ
は、Ａ＝Ｂ＝Ｃ＝ＶTNとなる。
【０００５】次にプリチャージ信号がＨレべルとなり、
ホールド状態に移る。この時、ＰチャネルＭＯＳトラン
ジスタ；Ｐ1 はＯＦＦ状態となっているため、出力；Ｖ
outは浮遊容量；ＣL によりＶout をＶ1 を保持する。
この時、浮遊容量；ＣL のチャージ；ＱL は、ＱL ＝Ｃ
L Ｖ1 となる。一方、ノード；Ａ〜Ｃのレベルも、Ｎチ
ャネルＭＯＳトランジスタ；Ｎ4 がＯＦＦ状態であるた
め、Ａ＝Ｂ＝Ｃ＝Ｖ1−ＶTNを保持する。この時各浮遊
容量；Ｃ1 〜Ｃ3 のチャージ；Ｑ1 〜Ｑ3 は、Ｑ1 ＝Ｃ
1 （Ｖ1 −ＶTN），Ｑ2 ＝Ｃ2 （Ｖ1 −ＶTN），Ｑ3 ＝
（Ｖ1 −ＶTN）となる。
ホールド状態に移る。この時、ＰチャネルＭＯＳトラン
ジスタ；Ｐ1 はＯＦＦ状態となっているため、出力；Ｖ
outは浮遊容量；ＣL によりＶout をＶ1 を保持する。
この時、浮遊容量；ＣL のチャージ；ＱL は、ＱL ＝Ｃ
L Ｖ1 となる。一方、ノード；Ａ〜Ｃのレベルも、Ｎチ
ャネルＭＯＳトランジスタ；Ｎ4 がＯＦＦ状態であるた
め、Ａ＝Ｂ＝Ｃ＝Ｖ1−ＶTNを保持する。この時各浮遊
容量；Ｃ1 〜Ｃ3 のチャージ；Ｑ1 〜Ｑ3 は、Ｑ1 ＝Ｃ
1 （Ｖ1 −ＶTN），Ｑ2 ＝Ｃ2 （Ｖ1 −ＶTN），Ｑ3 ＝
（Ｖ1 −ＶTN）となる。
【０００６】ところが、ホールド状態において、電源電
位；ＶＤＤが、ＶＤＤ＝Ｖ1 からＶＤＤ＝Ｖ2 ，（Ｖ2
−Ｖ1 ≧ＶTN）に変動したとする。ＰチャネルＭＯＳト
ランジスタ；Ｐ1 のソース端は電源変動に伴いＶ2 のレ
ベルに移るが、ゲート端もバッファ；１よりやはりＶ2
のレベルに移るため、電源変動に対してもＯＦＦ状態と
なる。一方ＮチャネルＭＯＳトランジスタ；Ｎ1 〜Ｎ3
のゲート電位；Ｇ1 〜Ｇ3 もやはり同様にバッファ２〜
３によりＶ2 のレベルに移る。この時、Ｇ1 ＝Ｖ2 ≧Ｖ
out ＋ＶTN＝Ｖ1 ＋ＶTNとなるため、ノードＡはＶout
と同一レベルになるまで上昇するが、ＰチャネルＭＯＳ
トランジスタＰ1 がＯＦＦ状態であるため、浮遊容量；
ＣL にチャージされた電荷の移動が生じる。すなわち、
浮遊容量；ＣL と、浮遊容量；Ｃ1 ，Ｃ2 ，Ｃ3 とでチ
ャージシェアが発生するこの結果出力；Ｖout は、
位；ＶＤＤが、ＶＤＤ＝Ｖ1 からＶＤＤ＝Ｖ2 ，（Ｖ2
−Ｖ1 ≧ＶTN）に変動したとする。ＰチャネルＭＯＳト
ランジスタ；Ｐ1 のソース端は電源変動に伴いＶ2 のレ
ベルに移るが、ゲート端もバッファ；１よりやはりＶ2
のレベルに移るため、電源変動に対してもＯＦＦ状態と
なる。一方ＮチャネルＭＯＳトランジスタ；Ｎ1 〜Ｎ3
のゲート電位；Ｇ1 〜Ｇ3 もやはり同様にバッファ２〜
３によりＶ2 のレベルに移る。この時、Ｇ1 ＝Ｖ2 ≧Ｖ
out ＋ＶTN＝Ｖ1 ＋ＶTNとなるため、ノードＡはＶout
と同一レベルになるまで上昇するが、ＰチャネルＭＯＳ
トランジスタＰ1 がＯＦＦ状態であるため、浮遊容量；
ＣL にチャージされた電荷の移動が生じる。すなわち、
浮遊容量；ＣL と、浮遊容量；Ｃ1 ，Ｃ2 ，Ｃ3 とでチ
ャージシェアが発生するこの結果出力；Ｖout は、
【０００７】
【０００８】に変動する。この後、電源電位が再びＶＤ
Ｄ＝Ｖ1 に戻ったとしても、Ｖout のレベルはそのまま
保持される事となる。今、Ｃ1 ＋Ｃ2 ＋Ｃ3 ≫ＣL ，Ｖ
TN＝Ｖ1 ＝Ｖ1 ／２と仮定すれば、Ｖout Ｖ1 −Ｖ
out ＝Ｖ1 ／２となる。この事は、デコータ回路の出
力；Ｖout を受ける次段の論理しきい値がＶＤＤ／２で
あれば、論理反転をする事を示している。すなわち、Ｖ
TNを越える電源変動に対しては、誤動作してしまう。
Ｄ＝Ｖ1 に戻ったとしても、Ｖout のレベルはそのまま
保持される事となる。今、Ｃ1 ＋Ｃ2 ＋Ｃ3 ≫ＣL ，Ｖ
TN＝Ｖ1 ＝Ｖ1 ／２と仮定すれば、Ｖout Ｖ1 −Ｖ
out ＝Ｖ1 ／２となる。この事は、デコータ回路の出
力；Ｖout を受ける次段の論理しきい値がＶＤＤ／２で
あれば、論理反転をする事を示している。すなわち、Ｖ
TNを越える電源変動に対しては、誤動作してしまう。
【０００９】上述の電源変動に対する第１の対策として
図３に示す浮遊容量；ＣL を、ＣL＞Ｃ1 ＋Ｃ2 ＋Ｃ3
となる様にした容量として、意図して挿入していた。こ
の場合のタイミングチャートを図５に示す。ホールド状
態における電源変動に対してチャージシェアが発生する
点は先に述べた場合と同様である。しかしながら、ＣL
＝Ｃ1 ＋Ｃ2 ＋Ｃ3 ，ＶTN＝Ｖ1 ／２とすると、Ｖout
＝Ｖ1 −ＶTN／２＝３／４Ｖ1 にする事ができる。先の
場合と同様に、出力；Ｖout を受ける次段の論理しきい
値をＶＤＤ／２とすれば、論理反転をする事はない。
図３に示す浮遊容量；ＣL を、ＣL＞Ｃ1 ＋Ｃ2 ＋Ｃ3
となる様にした容量として、意図して挿入していた。こ
の場合のタイミングチャートを図５に示す。ホールド状
態における電源変動に対してチャージシェアが発生する
点は先に述べた場合と同様である。しかしながら、ＣL
＝Ｃ1 ＋Ｃ2 ＋Ｃ3 ，ＶTN＝Ｖ1 ／２とすると、Ｖout
＝Ｖ1 −ＶTN／２＝３／４Ｖ1 にする事ができる。先の
場合と同様に、出力；Ｖout を受ける次段の論理しきい
値をＶＤＤ／２とすれば、論理反転をする事はない。
【００１０】また、電源変動に対する第２の対策として
図６に示すデコーダ回路がある。本デコーダ回路は、電
源；ＶＤＤにソース接続され、プリチャージ信号；Φを
バッファ；１１を介してゲート入力するＰチャネル型Ｍ
ＯＳトランジスタ；Ｐ1 と、接地電位にソース接続さ
れ、プリチャージ信号；Φをバッファ；１１を介してゲ
ート入力するＮチャネル型ＭＯＳトランジスタＮｓとを
備え、Ｎチャネル型ＭＯＳトランジスタ；Ｎ1 〜Ｎ4 の
直列接続から成るＭＯＳトランジスタ列をＰチャネル型
ＭＯＳトランジスタ；Ｐ1 のドレイン端とＮチャネル型
ＭＯＳトランジスタ；Ｎｓのドレイン端との間に挿入
し、Ｎチャネル型ＭＯＳトランジスタ；Ｎ1〜Ｎ4 のゲ
ート端；Ｇ1 〜Ｇ4 にはデータ信号；Ｄ1 〜Ｄ4 が各々
２入力ＯＲアッファ；１２〜１５を介して入力される。
２入力ＯＲバッファ；１２〜１５の各々の一方の入力に
は、前記プリチャージ信号；Φを反転入力する。またゲ
ート端；Ｇ1 〜Ｇ4 には各々容量；ＣH1〜ＣH4が接続さ
れ、容量；ＣH1〜ＣH4の一方の端子は各々共通に接続さ
れ、バッファ；１６を介して昇圧信号；Φ′が入力され
る。ここでデコーダ回路の出力；Ｖout はＰチャネル型
ＭＯＳトランジスタ；Ｐ1 のドレイン端から得られる。
次に本デコーダ回路の動作について、図７のタイミング
チャートを用いて説明する。まず、プリチャージ信号；
ΦがＬレベルの時、Ｐチャネル型ＭＯＳトランジスタ；
Ｐ1 のＯＮ状態となり、出力；Ｖout はＶ1 レベルとな
る。また２入力ＯＲバッファ；１２〜１５はプリチャー
ジ信号；Φを反転入力しているため、データ信号；Ｄ1
〜Ｄ4 のレベルに依らず各々Ｖ1 レベルを出力する。Ｎ
チャネル型ＭＯＳトランジスタ；Ｎ1 〜Ｎ4 の各々の接
続点であるノード；Ａ〜Ｃは、図３のデコーダ回路と同
様にＶ1 〜ＶTNのレベルにプリチャージされる。次に昇
圧信号；ΦがＨレベルになると、ゲート端；Ｇ1 〜Ｇ4
の電位は容量；ＣH1〜ＣH4のため２Ｖ1 のレベルまで昇
圧される。よって、Ｇ1 ＝２Ｖ1 ≧Ｖout ＋ＶTN＝３／
２Ｖ1 である為、ノード；ＡはＶout と同一レベルにな
るまで上昇するが、先の場合と異なり、Ｐチャネル型Ｍ
ＯＳトランジスタ；Ｐ1 がＯＮ状態である為、ノード；
ＡはＶ1 レベルまで上昇する。同様に、ノード；Ｂ〜Ｃ
もＶ1 レベルまで上昇する。昇圧信号；Φ′がＬレベル
になると、ゲート端；Ｇ1 〜Ｇ4 のレベルは再びＶ1 と
なるが、ノード；Ａ〜Ｃのレベルは変化しない。
図６に示すデコーダ回路がある。本デコーダ回路は、電
源；ＶＤＤにソース接続され、プリチャージ信号；Φを
バッファ；１１を介してゲート入力するＰチャネル型Ｍ
ＯＳトランジスタ；Ｐ1 と、接地電位にソース接続さ
れ、プリチャージ信号；Φをバッファ；１１を介してゲ
ート入力するＮチャネル型ＭＯＳトランジスタＮｓとを
備え、Ｎチャネル型ＭＯＳトランジスタ；Ｎ1 〜Ｎ4 の
直列接続から成るＭＯＳトランジスタ列をＰチャネル型
ＭＯＳトランジスタ；Ｐ1 のドレイン端とＮチャネル型
ＭＯＳトランジスタ；Ｎｓのドレイン端との間に挿入
し、Ｎチャネル型ＭＯＳトランジスタ；Ｎ1〜Ｎ4 のゲ
ート端；Ｇ1 〜Ｇ4 にはデータ信号；Ｄ1 〜Ｄ4 が各々
２入力ＯＲアッファ；１２〜１５を介して入力される。
２入力ＯＲバッファ；１２〜１５の各々の一方の入力に
は、前記プリチャージ信号；Φを反転入力する。またゲ
ート端；Ｇ1 〜Ｇ4 には各々容量；ＣH1〜ＣH4が接続さ
れ、容量；ＣH1〜ＣH4の一方の端子は各々共通に接続さ
れ、バッファ；１６を介して昇圧信号；Φ′が入力され
る。ここでデコーダ回路の出力；Ｖout はＰチャネル型
ＭＯＳトランジスタ；Ｐ1 のドレイン端から得られる。
次に本デコーダ回路の動作について、図７のタイミング
チャートを用いて説明する。まず、プリチャージ信号；
ΦがＬレベルの時、Ｐチャネル型ＭＯＳトランジスタ；
Ｐ1 のＯＮ状態となり、出力；Ｖout はＶ1 レベルとな
る。また２入力ＯＲバッファ；１２〜１５はプリチャー
ジ信号；Φを反転入力しているため、データ信号；Ｄ1
〜Ｄ4 のレベルに依らず各々Ｖ1 レベルを出力する。Ｎ
チャネル型ＭＯＳトランジスタ；Ｎ1 〜Ｎ4 の各々の接
続点であるノード；Ａ〜Ｃは、図３のデコーダ回路と同
様にＶ1 〜ＶTNのレベルにプリチャージされる。次に昇
圧信号；ΦがＨレベルになると、ゲート端；Ｇ1 〜Ｇ4
の電位は容量；ＣH1〜ＣH4のため２Ｖ1 のレベルまで昇
圧される。よって、Ｇ1 ＝２Ｖ1 ≧Ｖout ＋ＶTN＝３／
２Ｖ1 である為、ノード；ＡはＶout と同一レベルにな
るまで上昇するが、先の場合と異なり、Ｐチャネル型Ｍ
ＯＳトランジスタ；Ｐ1 がＯＮ状態である為、ノード；
ＡはＶ1 レベルまで上昇する。同様に、ノード；Ｂ〜Ｃ
もＶ1 レベルまで上昇する。昇圧信号；Φ′がＬレベル
になると、ゲート端；Ｇ1 〜Ｇ4 のレベルは再びＶ1 と
なるが、ノード；Ａ〜Ｃのレベルは変化しない。
【００１１】次にプリチャージ信号；ΦのＨレベルにな
ると、Ｐチャネル型ＭＯＳトランジスタ；Ｐ1 はＯＦＦ
状態となるとともに、ゲート端；Ｇ1 〜Ｇ4 は各々デー
タ信号；Ｄ1 〜Ｄ4 のレベルとなる。図７では先の場合
と同様に、Ｄ1 ＝Ｄ2 ＝Ｄ3＝Ｈレベル，Ｄ4 ＝Ｌレベ
ルとしている。ＮチャネルＭＯＳトランジスタ；Ｎｓが
ＯＦＦ状態であるため、出力；Ｖout はＶ1 レベルを保
持している。この時、電源電位；ＶＤＤがＶ1 からＶ2
（Ｖ2 ≧Ｖ1 ＋ＶTN）に変動したとする。ゲート端；Ｇ
1 〜Ｇ3 はこれにともないＶ1 からＶ2 に変動するが、
Ｖout ＝Ａ＝Ｂ＝Ｃ＝Ｖ1 となっているため、浮遊容
量；Ｃ1 〜Ｃ3 ，ＣL のチャージされた電荷の移動は行
なわれない。従って、出力；Ｖout のレベルも変化せ
ず、Ｖout ＝Ｖ1 を保持する。すなわち、電源変動に対
しても誤動作することはない。
ると、Ｐチャネル型ＭＯＳトランジスタ；Ｐ1 はＯＦＦ
状態となるとともに、ゲート端；Ｇ1 〜Ｇ4 は各々デー
タ信号；Ｄ1 〜Ｄ4 のレベルとなる。図７では先の場合
と同様に、Ｄ1 ＝Ｄ2 ＝Ｄ3＝Ｈレベル，Ｄ4 ＝Ｌレベ
ルとしている。ＮチャネルＭＯＳトランジスタ；Ｎｓが
ＯＦＦ状態であるため、出力；Ｖout はＶ1 レベルを保
持している。この時、電源電位；ＶＤＤがＶ1 からＶ2
（Ｖ2 ≧Ｖ1 ＋ＶTN）に変動したとする。ゲート端；Ｇ
1 〜Ｇ3 はこれにともないＶ1 からＶ2 に変動するが、
Ｖout ＝Ａ＝Ｂ＝Ｃ＝Ｖ1 となっているため、浮遊容
量；Ｃ1 〜Ｃ3 ，ＣL のチャージされた電荷の移動は行
なわれない。従って、出力；Ｖout のレベルも変化せ
ず、Ｖout ＝Ｖ1 を保持する。すなわち、電源変動に対
しても誤動作することはない。
【００１２】
【発明が解決しようとする課題】図３に示した従来のデ
コーダ回路では、ホールド状態での電源変動に対して、
容量；ＣL を大きくする事が必要であった。しかし、こ
のためサンプリング状態において、読み出しスピードが
遅くなるという欠点があった。
コーダ回路では、ホールド状態での電源変動に対して、
容量；ＣL を大きくする事が必要であった。しかし、こ
のためサンプリング状態において、読み出しスピードが
遅くなるという欠点があった。
【００１３】一方、図６に示した従来のデコーダ回路で
は、読み出しスピードが遅くなるといった欠点はない
が、ゲート端；Ｇ1 〜Ｇ4 を昇圧するために、２入ＯＲ
バッファ，容量；ＣH1〜ＣH4といった多くの付加回路
と、更に昇圧信号；Φ′を用いた制御を必要とする欠点
を有していた。
は、読み出しスピードが遅くなるといった欠点はない
が、ゲート端；Ｇ1 〜Ｇ4 を昇圧するために、２入ＯＲ
バッファ，容量；ＣH1〜ＣH4といった多くの付加回路
と、更に昇圧信号；Φ′を用いた制御を必要とする欠点
を有していた。
【００１４】
【課題を解決するための手段】本発明のデコーダ回路
は、第１の電源にソース接続されプリチャージ信号をゲ
ート入力する第１のＭＯＳトランジスタと、第２の電源
にソース接続され前記プリチャージ信号をゲート入力す
る第２のＭＯＳトランジスタとを有し、前記第２のＭＯ
Ｓトランジスタとを有し、前記第２のＭＯＳトランジス
タと同一型で複数個のＭＯＳトランジスタの直列接続か
ら成り、各々のゲート端にデータ信号を入力する第１の
ＭＯＳトランジスタ列を前記第１および第２のＭＯＳト
ランジスタのドレイン端間に挿入し、前記第１のＭＯＳ
トランジスタは前記第２のＭＯＳトランジスタと異なる
方で構成し、前記第２のＭＯＳトランジスタと同一型の
ＭＯＳトランジスタを前記第１トランジスタのドレイン
端と前記第１のＭＯＳトランジスタ列との間に挿入し、
前記第１のＭＯＳトランジスタと同一型の第４のＭＯＳ
トランジスタのソース接続を前記第１の電源に接続し、
前記第４のＭＯＳトランジスタのゲート端に前記プリチ
ャージ信号を入力し、前記第４のＭＯＳランジスタのド
レイン端と前記第３のＭＯＳトランジスタのゲート端と
を接続し、前記第４のＭＯＳトランジスタのドレイン端
と前記第２の電源との間に容量を挿入し、前記第１のＭ
ＯＳトランジスタのドレイン端から出力を得るようにし
て構成される。
は、第１の電源にソース接続されプリチャージ信号をゲ
ート入力する第１のＭＯＳトランジスタと、第２の電源
にソース接続され前記プリチャージ信号をゲート入力す
る第２のＭＯＳトランジスタとを有し、前記第２のＭＯ
Ｓトランジスタとを有し、前記第２のＭＯＳトランジス
タと同一型で複数個のＭＯＳトランジスタの直列接続か
ら成り、各々のゲート端にデータ信号を入力する第１の
ＭＯＳトランジスタ列を前記第１および第２のＭＯＳト
ランジスタのドレイン端間に挿入し、前記第１のＭＯＳ
トランジスタは前記第２のＭＯＳトランジスタと異なる
方で構成し、前記第２のＭＯＳトランジスタと同一型の
ＭＯＳトランジスタを前記第１トランジスタのドレイン
端と前記第１のＭＯＳトランジスタ列との間に挿入し、
前記第１のＭＯＳトランジスタと同一型の第４のＭＯＳ
トランジスタのソース接続を前記第１の電源に接続し、
前記第４のＭＯＳトランジスタのゲート端に前記プリチ
ャージ信号を入力し、前記第４のＭＯＳランジスタのド
レイン端と前記第３のＭＯＳトランジスタのゲート端と
を接続し、前記第４のＭＯＳトランジスタのドレイン端
と前記第２の電源との間に容量を挿入し、前記第１のＭ
ＯＳトランジスタのドレイン端から出力を得るようにし
て構成される。
【００１５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明の一実施例であり、図２はそ
のタイミングチャートである。図１に示す実施例は、電
源；ＶＤＤにソース接続され、プリチャージ信号；Φを
バッフア；１を介してゲート入力するＰチャネル型ＭＯ
Ｓトランジスタ；Ｐ1 と、接地電位にソース接続され、
プリチャージ信号；Φをバッファ；１を介して入力する
Ｎチャネル型ＭＯＳトランジスタ；Ｎｓとを備え、Ｎチ
ャネル型ＭＯＳトランジスタ；Ｎ1 〜Ｎ4 の直列接続か
ら成るＭＯＳトランジスタ列をＰチャネル型ＭＯＳトラ
ンジスタ；Ｐ1 のドレイン端とＮチャネル型ＭＯＳトラ
ンジスタ；Ｎｓのドレイン端との間に挿入し、Ｎチャネ
ル型ＭＯＳトランジスタ；Ｎ1 〜Ｎ4 のゲート端；Ｇ1
〜Ｇ4 にはデータ信号；Ｄ1 〜Ｄ4 が各々バッファ；２
〜５を介して入力される。更に、Ｎチャネル型ＭＯＳト
ランジスタ；Ｎ1 のドレイン端とＰチャネル型ＭＯＳト
ランジスタ；Ｐ1 のドレイン端との間にＮチャネル型Ｍ
ＯＳトランジスタ；Ｎ5 挿入し、またＰチャネル端ＭＯ
Ｓトランジスタ；Ｐ2 のソース端を電源；ＶＤＤに接続
するとともにゲート端にプリチャージ信号；Φをバッフ
ァ；１を介して入力し、Ｐチャネル型ＭＯＳトランジス
タ；Ｐ2 のドレイン端とＮチャネル型ＭＯＳトランジス
タ；Ｎ5 のゲート端を接続し、Ｐチャネル型ＭＯＳトラ
ンジスタ；Ｐ2 のドレイン端との接地電位との間に容
量；ＣH を挿入する。ここでデコーダ回路の出力；Ｖ
out は、Ｐチャネル型ＭＯＳトランジスタ；Ｐ1 のドレ
イン端から得られる。
のタイミングチャートである。図１に示す実施例は、電
源；ＶＤＤにソース接続され、プリチャージ信号；Φを
バッフア；１を介してゲート入力するＰチャネル型ＭＯ
Ｓトランジスタ；Ｐ1 と、接地電位にソース接続され、
プリチャージ信号；Φをバッファ；１を介して入力する
Ｎチャネル型ＭＯＳトランジスタ；Ｎｓとを備え、Ｎチ
ャネル型ＭＯＳトランジスタ；Ｎ1 〜Ｎ4 の直列接続か
ら成るＭＯＳトランジスタ列をＰチャネル型ＭＯＳトラ
ンジスタ；Ｐ1 のドレイン端とＮチャネル型ＭＯＳトラ
ンジスタ；Ｎｓのドレイン端との間に挿入し、Ｎチャネ
ル型ＭＯＳトランジスタ；Ｎ1 〜Ｎ4 のゲート端；Ｇ1
〜Ｇ4 にはデータ信号；Ｄ1 〜Ｄ4 が各々バッファ；２
〜５を介して入力される。更に、Ｎチャネル型ＭＯＳト
ランジスタ；Ｎ1 のドレイン端とＰチャネル型ＭＯＳト
ランジスタ；Ｐ1 のドレイン端との間にＮチャネル型Ｍ
ＯＳトランジスタ；Ｎ5 挿入し、またＰチャネル端ＭＯ
Ｓトランジスタ；Ｐ2 のソース端を電源；ＶＤＤに接続
するとともにゲート端にプリチャージ信号；Φをバッフ
ァ；１を介して入力し、Ｐチャネル型ＭＯＳトランジス
タ；Ｐ2 のドレイン端とＮチャネル型ＭＯＳトランジス
タ；Ｎ5 のゲート端を接続し、Ｐチャネル型ＭＯＳトラ
ンジスタ；Ｐ2 のドレイン端との接地電位との間に容
量；ＣH を挿入する。ここでデコーダ回路の出力；Ｖ
out は、Ｐチャネル型ＭＯＳトランジスタ；Ｐ1 のドレ
イン端から得られる。
【００１７】次に図２のタイミングチャートを用いて、
動作について説明する。まずプリチャージ信号；ΦがＬ
レベルの時、Ｐチャネル型ＭＯＳトランジスタ；Ｐ1 ，
Ｐ2はともにＯＮ状態となり、各々のドレイン端である
Ｖout ，ノードＤは電源電位；ＶＤＤ＝Ｖ1 となる。こ
の時、容量；ＣH にはＱH ＝ＣH Ｖ1 の電荷がチャージ
される。一方、データ信号；Ｄ1 〜Ｄ4 のレベルが、Ｄ
1 ＝Ｄ2 ＝Ｄ3 ＝Ｈレベル，Ｄ4 ＝Ｌレベルとすると、
バッファ；２〜３は各々電源電位；ＶＤＤ＝Ｖ1 を出力
するため、ゲート電位；Ｇ1 〜Ｇ3 は、Ｇ1 ＝Ｇ2 ＝Ｇ
3 ＝Ｖ1 となる。
動作について説明する。まずプリチャージ信号；ΦがＬ
レベルの時、Ｐチャネル型ＭＯＳトランジスタ；Ｐ1 ，
Ｐ2はともにＯＮ状態となり、各々のドレイン端である
Ｖout ，ノードＤは電源電位；ＶＤＤ＝Ｖ1 となる。こ
の時、容量；ＣH にはＱH ＝ＣH Ｖ1 の電荷がチャージ
される。一方、データ信号；Ｄ1 〜Ｄ4 のレベルが、Ｄ
1 ＝Ｄ2 ＝Ｄ3 ＝Ｈレベル，Ｄ4 ＝Ｌレベルとすると、
バッファ；２〜３は各々電源電位；ＶＤＤ＝Ｖ1 を出力
するため、ゲート電位；Ｇ1 〜Ｇ3 は、Ｇ1 ＝Ｇ2 ＝Ｇ
3 ＝Ｖ1 となる。
【００１８】今、Ｎチャネル型ＭＯＳトランジスタのし
きい値をＶTN（＝１／２Ｖ1 ）とすると、Ｎチャネル型
ＭＯＳトランジスタ；Ｎ5 とＮ1 の接続点Ｅの電位は、
Ｅ＝Ｖ1 −ＶTNとなる。同様に、Ｎチャネル型ＭＯＳト
ランジスタ；Ｎ1 〜Ｎ3 の接続点；Ａ〜Ｃも、Ａ＝Ｂ＝
Ｃ＝Ｖ1 −ＶTNとなる。この時、各ノードに接続される
浮遊容量；Ｃ0 〜Ｃ3 には、各々に対して、Ｑ0 ＝Ｃ0
（Ｖ1 −ＶTN），Ｑ2＝Ｃ1 （Ｖ1 −ＶTN），Ｑ2 ＝Ｃ
2 （Ｖ1 −ＶTN），Ｑ3 ＝Ｃ3 （Ｖ1 −ＶTN）の電荷が
チャージされる。
きい値をＶTN（＝１／２Ｖ1 ）とすると、Ｎチャネル型
ＭＯＳトランジスタ；Ｎ5 とＮ1 の接続点Ｅの電位は、
Ｅ＝Ｖ1 −ＶTNとなる。同様に、Ｎチャネル型ＭＯＳト
ランジスタ；Ｎ1 〜Ｎ3 の接続点；Ａ〜Ｃも、Ａ＝Ｂ＝
Ｃ＝Ｖ1 −ＶTNとなる。この時、各ノードに接続される
浮遊容量；Ｃ0 〜Ｃ3 には、各々に対して、Ｑ0 ＝Ｃ0
（Ｖ1 −ＶTN），Ｑ2＝Ｃ1 （Ｖ1 −ＶTN），Ｑ2 ＝Ｃ
2 （Ｖ1 −ＶTN），Ｑ3 ＝Ｃ3 （Ｖ1 −ＶTN）の電荷が
チャージされる。
【００１９】次にプリチャージ信号；ΦがＨレベルにな
ると、Ｐチャネル型ＭＯＳトラジスタ；Ｐ1 およびＰ2
はＯＦＦ状態となる。この時、ノードＤは容量；ＣH に
よりＤ＝Ｖ1 に保持される。一方、Ｎチャネル型ＭＯＳ
トランジスタ；ＮｓはＯＮ状態になるが、Ｎチャネル型
ＭＯＳトランジスタ；Ｎ4 がＯＦＦ状態であるため、ノ
ード；Ｅ，Ａ〜Ｃは、Ｖ1 −ＶTNのレベルを、Ｖout は
Ｖ1 のレベルの各々保持する。
ると、Ｐチャネル型ＭＯＳトラジスタ；Ｐ1 およびＰ2
はＯＦＦ状態となる。この時、ノードＤは容量；ＣH に
よりＤ＝Ｖ1 に保持される。一方、Ｎチャネル型ＭＯＳ
トランジスタ；ＮｓはＯＮ状態になるが、Ｎチャネル型
ＭＯＳトランジスタ；Ｎ4 がＯＦＦ状態であるため、ノ
ード；Ｅ，Ａ〜Ｃは、Ｖ1 −ＶTNのレベルを、Ｖout は
Ｖ1 のレベルの各々保持する。
【００２０】さて、この時、電源電位；ＶＤＤがＶ1 か
らＶ2 （Ｖ2 ≧Ｖ1 ＋ＶTN）に変動したとする。この時
バッファ；１の出力も同時にＶ1 からＶ2 に変動するた
め、Ｐチャネル型ＭＯＳトランジスタ；Ｐ1 およびＰ2
はともにＯＦＦ状態のままである。従って、ノードＤは
Ｖ1 のレベルをそのまま保持する。よって、Ｄ＝Ｖ1 ＜
Ｖout ＋ＶTN＝Ｖ1 ＋ＶTNとなるため、ノードＥもＥ＝
Ｖ1 −ＶTNのレベルを保持する。ノードＧ1 はバッフ
ァ；２によりＧ1 ＝Ｖ2 に変動するが、ノードＥとノー
ドＡはともにＥ＝Ａ＝Ｖ1 −ＶTNとなっているため、電
荷の移動は発注せず、ノードＡはＡ＝Ｖ1 −ＶTNとな
る。従って、出力；Ｖout はＶout ＝Ｖ1 のレベルを保
持する事となり、電源変動に対しても誤動作する事はな
い。
らＶ2 （Ｖ2 ≧Ｖ1 ＋ＶTN）に変動したとする。この時
バッファ；１の出力も同時にＶ1 からＶ2 に変動するた
め、Ｐチャネル型ＭＯＳトランジスタ；Ｐ1 およびＰ2
はともにＯＦＦ状態のままである。従って、ノードＤは
Ｖ1 のレベルをそのまま保持する。よって、Ｄ＝Ｖ1 ＜
Ｖout ＋ＶTN＝Ｖ1 ＋ＶTNとなるため、ノードＥもＥ＝
Ｖ1 −ＶTNのレベルを保持する。ノードＧ1 はバッフ
ァ；２によりＧ1 ＝Ｖ2 に変動するが、ノードＥとノー
ドＡはともにＥ＝Ａ＝Ｖ1 −ＶTNとなっているため、電
荷の移動は発注せず、ノードＡはＡ＝Ｖ1 −ＶTNとな
る。従って、出力；Ｖout はＶout ＝Ｖ1 のレベルを保
持する事となり、電源変動に対しても誤動作する事はな
い。
【００２１】
【発明の効果】以上説明したように本発明は、デコーダ
回路の出力端に容量を付加する事なく、２つのＭＯＳト
ランジスタと１つの容量を付加するだけで電源変動に対
してチャージシェアを発生せず、誤動作しないデコーダ
回路を実現する。
回路の出力端に容量を付加する事なく、２つのＭＯＳト
ランジスタと１つの容量を付加するだけで電源変動に対
してチャージシェアを発生せず、誤動作しないデコーダ
回路を実現する。
【００２２】この結果、サンプリング状態での読み出し
スピートを遅られせる事もなく、また複雑なタイミング
制御や多くの付加回路を必要としないため、容易でかつ
高特性のデコーダ回路を提供する事ができる。
スピートを遅られせる事もなく、また複雑なタイミング
制御や多くの付加回路を必要としないため、容易でかつ
高特性のデコーダ回路を提供する事ができる。
【図１】本発明の一実施例のデコーダ回路
【図２】図１に示したデコーダ回路のタイミングチャー
ト
ト
【図３】従来のデコーダ回路の第１例
【図４】図３に示したデコーダ回路の第１のタイミング
チャート
チャート
【図５】図３に示したデコーダ回路の第２のタイミング
チャート
チャート
【図６】従来のデコーダ回路の第２例
【図７】図６に示したデコーダ回路のタイミングチャー
ト
ト
１，２，３，４，５，１１，１６ バッフア １２，１３，１４，１５ ２入力ＯＲバッファ Ｐ1 ，Ｐ2 Ｐチャネル型ＭＯＳトランジスタ Ｎ1 ，Ｎ2 ，Ｎ3 ，Ｎ4 ，Ｎ5 ，Ｎｓ Ｎチャネル型
ＭＯＳトランジスタ Ｃ0 ，Ｃ1 , Ｃ2 ，Ｃ3 浮遊容量 ＣL 浮遊容量ないしは容量 ＣH ，ＣH1，ＣH2，ＣH3，ＣH4 容量 ＶＤＤ 電源電位 Ｖout 出力電位
ＭＯＳトランジスタ Ｃ0 ，Ｃ1 , Ｃ2 ，Ｃ3 浮遊容量 ＣL 浮遊容量ないしは容量 ＣH ，ＣH1，ＣH2，ＣH3，ＣH4 容量 ＶＤＤ 電源電位 Ｖout 出力電位
Claims (1)
- 【請求項１】 第１の電源にソースが接続され、プリチ
ャージ信号をゲート入力する第１のＭＯＳトランジスタ
と、第２の電源にソースが接続され、前記プリチャージ
信号をケード入力する第２のＭＯＳトランジスタとを備
え、前記第２のＭＯＳトランジスタと同一型で、複数個
のＭＯＳトランジスタの直列接続から成り、各々のゲー
ト端にデータ信号を入力をする第１のＭＯＳトランジス
タ列を前記第１および第２のＭＯＳトランジスタのドレ
イン端間に挿入し、前記第１のＭＯＳトランジスタは前
記第２のＭＯＳトランジスタと異なる型で構成され、前
記第１のＭＯＳトランジスタのドレイン端から出力を得
るデコーダ回路において、前記第２のＭＯＳトランジス
タと同一型の第３のＭＯＳトランジスタを、前記第１の
ＭＯＳトランジスタのドレイン端と前記第１のＭＯＳト
ランジスタ列との間に挿入し、前記第１のＭＯＳトラン
ジスタと同一型の第４のＭＯＳトランジスタのソース端
を前記第１の電源に接続し、前記第４のＭＯＳトランジ
スタのゲート端に前記プリチャージ信号を入力し、前記
第４のＭＯＳトランジスタのドレイン端と、前記第３の
ＭＯＳトランジスタのゲート端とを接続し、前記第４の
ＭＯＳトランジスタのドレイン端と前記第２の電源との
間に容量を挿入して成ることを特徴とするデコーダ回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5335189A JP2616684B2 (ja) | 1993-12-28 | 1993-12-28 | デコーダ回路 |
| US08/354,150 US5530380A (en) | 1993-12-28 | 1994-12-06 | Decoder circuit which resists a fluctuation of a power supply |
| DE69412778T DE69412778T2 (de) | 1993-12-28 | 1994-12-20 | Gegenüber einer Versorgungsspannungsschwankung unempfindliche Dekodierschaltung |
| EP94120201A EP0664614B1 (en) | 1993-12-28 | 1994-12-20 | Decoder circuit which resists a fluctuation of a power supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5335189A JP2616684B2 (ja) | 1993-12-28 | 1993-12-28 | デコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202670A JPH07202670A (ja) | 1995-08-04 |
| JP2616684B2 true JP2616684B2 (ja) | 1997-06-04 |
Family
ID=18285763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5335189A Expired - Fee Related JP2616684B2 (ja) | 1993-12-28 | 1993-12-28 | デコーダ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5530380A (ja) |
| EP (1) | EP0664614B1 (ja) |
| JP (1) | JP2616684B2 (ja) |
| DE (1) | DE69412778T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184718B1 (en) | 1996-12-20 | 2001-02-06 | Translogic Technology, Inc. | Dynamic logic circuit |
| US5859547A (en) * | 1996-12-20 | 1999-01-12 | Translogic Technology, Inc. | Dynamic logic circuit |
| US6002271A (en) * | 1997-05-12 | 1999-12-14 | International Business Machines Corporation | Dynamic MOS logic circuit without charge sharing noise |
| US6517546B2 (en) * | 2001-03-13 | 2003-02-11 | Gregory R. Whittaker | Method and apparatus for fixing a graft in a bone tunnel |
| US7594917B2 (en) * | 2001-03-13 | 2009-09-29 | Ethicon, Inc. | Method and apparatus for fixing a graft in a bone tunnel |
| US7195642B2 (en) | 2001-03-13 | 2007-03-27 | Mckernan Daniel J | Method and apparatus for fixing a graft in a bone tunnel |
| US8617176B2 (en) | 2011-08-24 | 2013-12-31 | Depuy Mitek, Llc | Cross pinning guide devices and methods |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4345170A (en) * | 1980-08-18 | 1982-08-17 | Bell Telephone Laboratories, Incorporated | Clocked IGFET logic circuit |
| US4668880A (en) * | 1984-03-26 | 1987-05-26 | American Telephone And Telegraph Company, At&T Bell Laboratories | Chain logic scheme for programmed logic array |
| FR2596595B1 (fr) * | 1986-03-28 | 1988-05-13 | Radiotechnique Compelec | Porte logique mos du type domino |
| JPS6342216A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | バイポ−ラトランジスタと電界効果トランジスタとを含む複合回路 |
| JPS63228494A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | ダイナミツク型デコ−ダ回路 |
| US4797580A (en) * | 1987-10-29 | 1989-01-10 | Northern Telecom Limited | Current-mirror-biased pre-charged logic circuit |
| US5144163A (en) * | 1988-03-14 | 1992-09-01 | Matsushita Electric Industrial Co., Ltd. | Dynamic BiCMOS logic gates |
| US5146115A (en) * | 1991-07-26 | 1992-09-08 | Zilog, Inc. | Domino-logic decoder |
-
1993
- 1993-12-28 JP JP5335189A patent/JP2616684B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-06 US US08/354,150 patent/US5530380A/en not_active Expired - Lifetime
- 1994-12-20 EP EP94120201A patent/EP0664614B1/en not_active Expired - Lifetime
- 1994-12-20 DE DE69412778T patent/DE69412778T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0664614A1 (en) | 1995-07-26 |
| EP0664614B1 (en) | 1998-08-26 |
| JPH07202670A (ja) | 1995-08-04 |
| DE69412778T2 (de) | 1999-05-06 |
| DE69412778D1 (de) | 1998-10-01 |
| US5530380A (en) | 1996-06-25 |
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