JPS60235526A - Ｃｍｏｓダイナミツク論理回路 - Google Patents
Ｃｍｏｓダイナミツク論理回路Info
- Publication number
- JPS60235526A JPS60235526A JP59093481A JP9348184A JPS60235526A JP S60235526 A JPS60235526 A JP S60235526A JP 59093481 A JP59093481 A JP 59093481A JP 9348184 A JP9348184 A JP 9348184A JP S60235526 A JPS60235526 A JP S60235526A
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- JP
- Japan
- Prior art keywords
- clock signal
- circuit
- type
- level
- switching circuit
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＣＭＯＳグイナミソク論理回路に関し、特
にドミノＣＭＯ３回路の改良に関するものである。
にドミノＣＭＯ３回路の改良に関するものである。
従来、この種の装置として第り図に示すものがあった。
第１図はクロック信号により動作制御されるＭＯ８論理
素子の出力側にインバータを付けたものを一対にして、
それらを複数個結金−シて構成された従来のドミノＣＭ
Ｏ３回路を示したものでみる。
素子の出力側にインバータを付けたものを一対にして、
それらを複数個結金−シて構成された従来のドミノＣＭ
Ｏ３回路を示したものでみる。
図において、Ｎ１〜Ｎ３はＮ型ＭＯＳ）ランジスタの直
並列接続で構成された多入力論理を実現するスイッチン
グ回路、Ｊｌ、にゴ２丁ゴはそれぞれスイッチング回路
Ｎｌ、Ｎ２．Ｎ３の出力信号、１１〜Ｉ ｎ、Ｊ １〜
Ｊｎ、に１〜Ｋｎはそれぞれスイッチング回路Ｎｌ、Ｎ
２．Ｎ３の入力信号、Ｑ１〜Ｑ３はＰ型ＭＯ３）ランジ
スタであり、ソースが電源ＶＤＤ（第ルベルの電位源）
に接続されゲートにクロック信号φが印加されている。
並列接続で構成された多入力論理を実現するスイッチン
グ回路、Ｊｌ、にゴ２丁ゴはそれぞれスイッチング回路
Ｎｌ、Ｎ２．Ｎ３の出力信号、１１〜Ｉ ｎ、Ｊ １〜
Ｊｎ、に１〜Ｋｎはそれぞれスイッチング回路Ｎｌ、Ｎ
２．Ｎ３の入力信号、Ｑ１〜Ｑ３はＰ型ＭＯ３）ランジ
スタであり、ソースが電源ＶＤＤ（第ルベルの電位源）
に接続されゲートにクロック信号φが印加されている。
Ｑ４〜Ｑ６はＮ型ＭＯＳ）ランジスタであり、ソースが
アース（第２レベルの電位源）に接続されゲートに上記
クロック信号φが印加されている。そして上記Ｐ型ＭＯ
ＳトランジスタＱ１．Ｑ２．Ｑ３のドレインとＮ型ＭＯ
Ｓ）ランジスタＱ４．Ｑ５、Ｑ６のドレイン間に上記ス
イッチング回路Ｎ１、Ｎ２．Ｎ３がそれぞれ設けられて
いる。また、０１〜Ｇ３はインバータ、０１〜Ｃ３はク
ロックφがＬＯＷレベルの時に充電される浮遊容量であ
る。
アース（第２レベルの電位源）に接続されゲートに上記
クロック信号φが印加されている。そして上記Ｐ型ＭＯ
ＳトランジスタＱ１．Ｑ２．Ｑ３のドレインとＮ型ＭＯ
Ｓ）ランジスタＱ４．Ｑ５、Ｑ６のドレイン間に上記ス
イッチング回路Ｎ１、Ｎ２．Ｎ３がそれぞれ設けられて
いる。また、０１〜Ｇ３はインバータ、０１〜Ｃ３はク
ロックφがＬＯＷレベルの時に充電される浮遊容量であ
る。
次にこの回路の動作について説明する。まずクロック信
号φがＬＯＷになったとする。この時、トランジスタＱ
１〜Ｑ３はオンでＱ４〜Ｑ６はオフとなるので、入力信
号のレベルのいかんにかかわらず、コンデンサ０１〜Ｃ
３が充電されてスイッチング回路Ｎｌ、Ｎ２．Ｎ３の出
力信号ｙＴ。
号φがＬＯＷになったとする。この時、トランジスタＱ
１〜Ｑ３はオンでＱ４〜Ｑ６はオフとなるので、入力信
号のレベルのいかんにかかわらず、コンデンサ０１〜Ｃ
３が充電されてスイッチング回路Ｎｌ、Ｎ２．Ｎ３の出
力信号ｙＴ。
Ｋ１．ＬｌはＨＩＧＨレベルになり、これをインバータ
Ｇｌ、Ｇ２．Ｇ３で反転することにより、その出力Ｊｌ
、Ｋｌ、ＬｌはＬＯＷになる。
Ｇｌ、Ｇ２．Ｇ３で反転することにより、その出力Ｊｌ
、Ｋｌ、ＬｌはＬＯＷになる。
次にクロック信号φがＨＩＧＨになると、トランジスタ
０１〜Ｑ３はオフとなり、Ｑ４〜Ｑ６はオンとなる。こ
の時、スイッチング回路Ｎ１〜Ｎ３の論理が成立してい
なければ、すなわち各スイッチング回路を貫通する電流
パスが形成されていなければ、上記出力信号子１．Ｋｌ
、ＬｌはＨＩＧＨのままで、上記、ｚ、に’ｔ、Ｌ１は
ＬＯＷのままである。又、スイッチング回路Ｎ１〜Ｎ３
の論理が成立していれば、各スイッチング回路内に形成
された電流パスを通して浮遊容量０１〜Ｃ３に貯えられ
た電荷が放電され、信号Ｊ１．Ｋｌ。
０１〜Ｑ３はオフとなり、Ｑ４〜Ｑ６はオンとなる。こ
の時、スイッチング回路Ｎ１〜Ｎ３の論理が成立してい
なければ、すなわち各スイッチング回路を貫通する電流
パスが形成されていなければ、上記出力信号子１．Ｋｌ
、ＬｌはＨＩＧＨのままで、上記、ｚ、に’ｔ、Ｌ１は
ＬＯＷのままである。又、スイッチング回路Ｎ１〜Ｎ３
の論理が成立していれば、各スイッチング回路内に形成
された電流パスを通して浮遊容量０１〜Ｃ３に貯えられ
た電荷が放電され、信号Ｊ１．Ｋｌ。
［１はＬＯＷレベルに落ち、信号Ｊｌ、Ｋｌ、Ｌ１番よ
ＨＩＧＨレベルに上がる。
ＨＩＧＨレベルに上がる。
このように従来のドミノＣＭＯ３回路ではＮ型ＭＯＳ）
ランジスタを用いて多入力論理を実現するスイッチング
回路を構成していたため、論理が成立した時の出力を次
段のスイッチング回路に入力する際ＨＩＧＨレベルで入
力する必要があり、またプリチャージ期間にはすべての
入力がＬＯＷレベルに固定されている必要があるため、
各段の出力側にインバータを設ける必要があり、回路の
素子数が多くなるという欠点があった。
ランジスタを用いて多入力論理を実現するスイッチング
回路を構成していたため、論理が成立した時の出力を次
段のスイッチング回路に入力する際ＨＩＧＨレベルで入
力する必要があり、またプリチャージ期間にはすべての
入力がＬＯＷレベルに固定されている必要があるため、
各段の出力側にインバータを設ける必要があり、回路の
素子数が多くなるという欠点があった。
この発明は上記欠点を除去するためになされたもので、
偶数段と奇数段のスイッチング回路を異なる導電型のＭ
ＯＳ）ランジスタで構成し、偶数段のクロック端子には
奇数段に入力されるクロック信号の反転クロック信号を
入力し、かつスイッチング回路がＰ型ＭＯ３）ランジス
タで構成された段には該スイッチング回路とＮ型ＭＯＳ
）ランジスタとの間から出力端子を取り出すことにより
、各段の出力に必要なインバータを除去でき、回路の素
子数を低減できるＣＭＯＳダイナミック論理回路を提供
することを目的としている。
偶数段と奇数段のスイッチング回路を異なる導電型のＭ
ＯＳ）ランジスタで構成し、偶数段のクロック端子には
奇数段に入力されるクロック信号の反転クロック信号を
入力し、かつスイッチング回路がＰ型ＭＯ３）ランジス
タで構成された段には該スイッチング回路とＮ型ＭＯＳ
）ランジスタとの間から出力端子を取り出すことにより
、各段の出力に必要なインバータを除去でき、回路の素
子数を低減できるＣＭＯＳダイナミック論理回路を提供
することを目的としている。
以下第２図、第３図についてこの発明の一実施例を説明
する。第２図はこの発明の一実施例によるＣＭＯＳダイ
ナミック論理回路を示し、該第２２図の回路は第１図の
ドミノＣＭＯ３回路を改良したもの、第３図は第２図の
回路の具体的な構成を示したものである。第２図におい
て、第１図と同一符号は同一のものを示し、Ｐ２は第１
図のスイッチング回路Ｎ２と同様の直並列接続で構成さ
れたＰ型ＭＯ３）ランジスタからなるスイッチング回路
である。また１０．３０はそれぞれスイッチング回路Ｎ
１．トランジスタＱ１．Ｑ４及びスイッチング回路Ｎ３
．トランジスタＱ３．Ｑ６からなる第１のＭＯＳ論理回
路であり、クロック信号φがトランジスタＱｌ、Ｑ３．
Ｑ４．Ｑ６に印加され、出力信号、Ｊｌ、Ｌｌがスイッ
チング回路Ｎｌ、Ｎ３とトランジスタＱｌ、Ｑ３との再
接続点からそれぞれ取り出されている。
する。第２図はこの発明の一実施例によるＣＭＯＳダイ
ナミック論理回路を示し、該第２２図の回路は第１図の
ドミノＣＭＯ３回路を改良したもの、第３図は第２図の
回路の具体的な構成を示したものである。第２図におい
て、第１図と同一符号は同一のものを示し、Ｐ２は第１
図のスイッチング回路Ｎ２と同様の直並列接続で構成さ
れたＰ型ＭＯ３）ランジスタからなるスイッチング回路
である。また１０．３０はそれぞれスイッチング回路Ｎ
１．トランジスタＱ１．Ｑ４及びスイッチング回路Ｎ３
．トランジスタＱ３．Ｑ６からなる第１のＭＯＳ論理回
路であり、クロック信号φがトランジスタＱｌ、Ｑ３．
Ｑ４．Ｑ６に印加され、出力信号、Ｊｌ、Ｌｌがスイッ
チング回路Ｎｌ、Ｎ３とトランジスタＱｌ、Ｑ３との再
接続点からそれぞれ取り出されている。
また２０はスイッチング回路Ｐ２．トランジスタＱ２．
Ｃ５からなる第２のＭＯ３論理回路であり、トランジス
タＱ２．Ｑ５には上記クロック信号φの反転クロック信
号Ｔが印加され、出力信号に１がスイッチング回路Ｐ２
とトランジスタＱ５との接続点から取り出されている。
Ｃ５からなる第２のＭＯ３論理回路であり、トランジス
タＱ２．Ｑ５には上記クロック信号φの反転クロック信
号Ｔが印加され、出力信号に１がスイッチング回路Ｐ２
とトランジスタＱ５との接続点から取り出されている。
また第３図において、ＩＰ、２ＰはＰ型ＭＯＳトランジ
スタ、ＩＮ〜５ＮはＮ型ＭＯ３Ｉ−ランジスタである。
スタ、ＩＮ〜５ＮはＮ型ＭＯ３Ｉ−ランジスタである。
まず、第２図の動作について説明する。まず、クロック
信号φがＨＩＧＨからＬＯＷになったとする。この時、
トランジスタＱｌ、Ｑ３はオンしＣ４，Ｃ６はオフする
ので、スイッチング回路Ｎ１、Ｎ３の出力信号子］、−
［ゴは入力信号１１〜Ｉｎ、Ｋｌ〜Ｋｎのレベルに関係
なく ＨＩ ＧＨになり、浮遊容量ＣＩ、Ｃ３が充電さ
れる。また、トランジスタＱ２はオフしＣ５はオンする
ので浮遊容量Ｃ２に貯えられた電荷はトランジスタＱ５
を通して放電され、スイッチング回路Ｐ２の出力信号に
１はその入力信号Ｊ １〜Ｊ ｎのレベルに関係なくＬ
ＯＷになる。
信号φがＨＩＧＨからＬＯＷになったとする。この時、
トランジスタＱｌ、Ｑ３はオンしＣ４，Ｃ６はオフする
ので、スイッチング回路Ｎ１、Ｎ３の出力信号子］、−
［ゴは入力信号１１〜Ｉｎ、Ｋｌ〜Ｋｎのレベルに関係
なく ＨＩ ＧＨになり、浮遊容量ＣＩ、Ｃ３が充電さ
れる。また、トランジスタＱ２はオフしＣ５はオンする
ので浮遊容量Ｃ２に貯えられた電荷はトランジスタＱ５
を通して放電され、スイッチング回路Ｐ２の出力信号に
１はその入力信号Ｊ １〜Ｊ ｎのレベルに関係なくＬ
ＯＷになる。
次にクロック信号φがＨＩＧＨになると、トランジスタ
Ｑｌ、Ｑ３．Ｑ５はオフし、Ｃ２，Ｃ４゜Ｃ６はオンす
る。このときスイッチング回路Ｎｌ。
Ｑｌ、Ｑ３．Ｑ５はオフし、Ｃ２，Ｃ４゜Ｃ６はオンす
る。このときスイッチング回路Ｎｌ。
Ｎ３．Ｐ２の論理が成立していなければ、出力信号子１
．■］はＨＩＧＨのままで、Ｋ１はＬＯＷのままである
。又、この時スイッチング回路Ｎｌ。
．■］はＨＩＧＨのままで、Ｋ１はＬＯＷのままである
。又、この時スイッチング回路Ｎｌ。
Ｎ３．Ｐ２の論理が成立していれば、各スイッチング回
路内に形成された電流パスを通して浮遊容量ＣＩ、Ｃ３
に貯えられた電荷が放電され、Ｃ２が充電されるので、
出力信号Ｊｌ、ＬｌはＬＯＷレベルに落ち、Ｋ１はＨｒ
Ｃ；Ｈレベルに上がる。
路内に形成された電流パスを通して浮遊容量ＣＩ、Ｃ３
に貯えられた電荷が放電され、Ｃ２が充電されるので、
出力信号Ｊｌ、ＬｌはＬＯＷレベルに落ち、Ｋ１はＨｒ
Ｃ；Ｈレベルに上がる。
次に第３図を用いて具体的な回路の動作について説明す
る。まずクロック信号φがＬＯＷになった時、トランジ
スタＱｌ、Ｑ３はオンしＣ４，Ｃ６はオフのままである
ので、入力端子１１〜Ｉ３、Ｋｌ、に２の値に関係なく
スイッチング回路Ｎｌ。
る。まずクロック信号φがＬＯＷになった時、トランジ
スタＱｌ、Ｑ３はオンしＣ４，Ｃ６はオフのままである
ので、入力端子１１〜Ｉ３、Ｋｌ、に２の値に関係なく
スイッチング回路Ｎｌ。
Ｎ３の出力子１．Ｔ１はＨＩＧＨになり、浮遊容量ＣＩ
、Ｃ３が充電される。また、このときトランジスタＱ２
はオフしＣ５はオフするので浮遊容量Ｃ２の電荷が放電
されスイッチング回路Ｐ２の出力信号に１はこの入力信
号Ｊｌ、Ｊ２の値に関係なくＬＯＷになる。
、Ｃ３が充電される。また、このときトランジスタＱ２
はオフしＣ５はオフするので浮遊容量Ｃ２の電荷が放電
されスイッチング回路Ｐ２の出力信号に１はこの入力信
号Ｊｌ、Ｊ２の値に関係なくＬＯＷになる。
次にクロック信号φがＨＩＧＨになった時、まず、入力
信号Ｉｔ、１２．１３のＮＡＮＤがとられ、次にその結
果の百と入力Ｊ２とのＮＡＮＤがとられ、ひきつづきそ
の結果のに１とに２とのＮＯＲがとられる。すなわち、
スイッチング回路Ｎ１の入力信号１１〜■３が全てＨＩ
ＧＨならその出力信号肩はＬＯＷになり、スイッチング
回路Ｐ２の出力信号に１はＨＩＧＨになり、スイッチン
グ回路Ｎ３の出力信号ｒ丁はＬＯＷになる。
信号Ｉｔ、１２．１３のＮＡＮＤがとられ、次にその結
果の百と入力Ｊ２とのＮＡＮＤがとられ、ひきつづきそ
の結果のに１とに２とのＮＯＲがとられる。すなわち、
スイッチング回路Ｎ１の入力信号１１〜■３が全てＨＩ
ＧＨならその出力信号肩はＬＯＷになり、スイッチング
回路Ｐ２の出力信号に１はＨＩＧＨになり、スイッチン
グ回路Ｎ３の出力信号ｒ丁はＬＯＷになる。
また入力信号１１〜Ｉ３のいずれかがＬＯＷなら百はＨ
ＩＧＨになり、■がＬＯＷならに１はＨＩＧＨになり、
「１はＬＯＷになる。またこのときＫ７がＨＩＧＨなら
ＫｌはＬＯＷになり、Ｋ２がＨＩＧＨならＬゴはＬＯＷ
になり、Ｋ１がＬＯＷなら「１はＨＩＧＨになる。
ＩＧＨになり、■がＬＯＷならに１はＨＩＧＨになり、
「１はＬＯＷになる。またこのときＫ７がＨＩＧＨなら
ＫｌはＬＯＷになり、Ｋ２がＨＩＧＨならＬゴはＬＯＷ
になり、Ｋ１がＬＯＷなら「１はＨＩＧＨになる。
このように、本実施例では、各段の出力側に設けられて
いたインバータが省略できるので、回路の素子数が減少
し、特に集積回路化した場合、その回路面積を小さくで
きる効果がある。
いたインバータが省略できるので、回路の素子数が減少
し、特に集積回路化した場合、その回路面積を小さくで
きる効果がある。
以上のように、この発明に係るＣＭＯＳダイナミック論
理回路によれば、それぞれＮ型及びＰ型のみで構成され
たスイッチングリ路を交互に配置して縦続接続し、偶数
段のクロック端子には奇数段に入力されるクロック信号
の反転クロック信号を入力し、かつスイッチング回路が
Ｐ型ＭＯ３）ランジスタで構成された段にはスイッチン
グ回路とＮ型ＭＯ３Ｉ−ランジスタとの接続点から出力
端子を取り出すように構成にしたので、各段の出力側に
必要であったインバータが不要になり、回路の素子数を
低減できる効果がある。
理回路によれば、それぞれＮ型及びＰ型のみで構成され
たスイッチングリ路を交互に配置して縦続接続し、偶数
段のクロック端子には奇数段に入力されるクロック信号
の反転クロック信号を入力し、かつスイッチング回路が
Ｐ型ＭＯ３）ランジスタで構成された段にはスイッチン
グ回路とＮ型ＭＯ３Ｉ−ランジスタとの接続点から出力
端子を取り出すように構成にしたので、各段の出力側に
必要であったインバータが不要になり、回路の素子数を
低減できる効果がある。
第１図は従来の一般的なドミノＣＭＯ３回路の一例を示
す図、第２図はこの発明の一実施例によるＣＭＯＳダイ
ナミック論理回路を示す図、第３図は第２図の回路の具
体的な構成を示す図である。 Ｑｌ、Ｃ３・・・Ｐ型ＭＯ３）ランジスタ、ＶＤＤ・・
・電源端子（第ルベルの電位源） 、Ｑ４．Ｑ６・・・
Ｎ型ＭＯ３）ランジスタ、φ・・・クロック信号、Ｎ１
、Ｎ３・・・スイッチング回路、ＩＮ〜５Ｎ・・・Ｎ型
ＭｏＳトランジスタ、１０．３０・・・第１のＭＯ３論
理回路、Ｑ２・・・Ｐ型ＭＯ３）ランジスタ、Ｑ５・・
・Ｎ型ＭＯ３）ランジスタ、Ｔ・・・反転クロック信号
、Ｐ２・・・スイッチング回路、ＩＰ、２Ｐ・・・Ｐ型
ＭＯ３）ランジスタ、２０・・・第２のＭＯ３論理回路
。 なお、図中、同一符号は同一、または相当部分を示す。 代理人 大岩増雄 第１図 第２図 第３図 手続補正書（自発） ２、発明の名称 ＣＭＯＳダイナミック論理回路 ３、補正をする者 代表者片山仁へ部 方式（！１．父 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 ｆｌ） 明細書第６頁第６行〜第７行の「第２２図」を
「第２図」に訂正する。 （２）同第６頁第８行の「構成」を「構成例」に訂正す
る。 （３）同第８頁第２０行のｒＱ５はオフ」を「Ｑ５はオ
ン」に訂正する。 （４） 同第９頁第７行の「Ｋ２」を「入力に２Ｊに訂
正する。 （５）同第９頁第１０行のｒＬＯＷになり、」をｒＬＯ
Ｗになり、Ｊ２のレベルに関係な（」に訂正する。 （６）同第９頁第１１行、及び第１５行のｒＨＩＧＨに
なり、」をｒ）（ＩＧＨになり、Ｋ２のレベルに関係な
（」に訂正する。 以 上
す図、第２図はこの発明の一実施例によるＣＭＯＳダイ
ナミック論理回路を示す図、第３図は第２図の回路の具
体的な構成を示す図である。 Ｑｌ、Ｃ３・・・Ｐ型ＭＯ３）ランジスタ、ＶＤＤ・・
・電源端子（第ルベルの電位源） 、Ｑ４．Ｑ６・・・
Ｎ型ＭＯ３）ランジスタ、φ・・・クロック信号、Ｎ１
、Ｎ３・・・スイッチング回路、ＩＮ〜５Ｎ・・・Ｎ型
ＭｏＳトランジスタ、１０．３０・・・第１のＭＯ３論
理回路、Ｑ２・・・Ｐ型ＭＯ３）ランジスタ、Ｑ５・・
・Ｎ型ＭＯ３）ランジスタ、Ｔ・・・反転クロック信号
、Ｐ２・・・スイッチング回路、ＩＰ、２Ｐ・・・Ｐ型
ＭＯ３）ランジスタ、２０・・・第２のＭＯ３論理回路
。 なお、図中、同一符号は同一、または相当部分を示す。 代理人 大岩増雄 第１図 第２図 第３図 手続補正書（自発） ２、発明の名称 ＣＭＯＳダイナミック論理回路 ３、補正をする者 代表者片山仁へ部 方式（！１．父 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 ｆｌ） 明細書第６頁第６行〜第７行の「第２２図」を
「第２図」に訂正する。 （２）同第６頁第８行の「構成」を「構成例」に訂正す
る。 （３）同第８頁第２０行のｒＱ５はオフ」を「Ｑ５はオ
ン」に訂正する。 （４） 同第９頁第７行の「Ｋ２」を「入力に２Ｊに訂
正する。 （５）同第９頁第１０行のｒＬＯＷになり、」をｒＬＯ
Ｗになり、Ｊ２のレベルに関係な（」に訂正する。 （６）同第９頁第１１行、及び第１５行のｒＨＩＧＨに
なり、」をｒ）（ＩＧＨになり、Ｋ２のレベルに関係な
（」に訂正する。 以 上
Claims (1)
- （１１ソースが第ルベルの電位源に接続されゲートにク
ロック信号が印加されるＰ型ＭＯＳトランジスタ、ソー
スが第２レベルの電位源に接続されゲートに上記クロッ
ク信号が印加されるＮ型ＭＯ３）ランジスタ、及びスイ
ッチング素子として単数または複数個のＮ型ＭＯ３）ラ
ンジスタを用いて構成され上記両トランジスタのドレイ
ン間に接続されたスイッチング回路からなり、上記Ｐ型
ＭＯ３Ｉ−ランジスタと該スイッチング回路との接続点
を出力端子とする単数又は複数の第１のＭＯ３論理回路
と、ソースが上記第ルベルの電位源に接続されゲートに
上記クロックの反転クロック信号が印加されるＰ型ＭＯ
Ｓトランジスタ、ソースが上記第２レベルの電位源に接
続されゲートに上記反転クロック信号が印加されるＮ型
ＭＯ３）ランジスタ、及びスイッチング素子として単数
または複数個のＰ型ＭＯ３）ランジスクを用いて構成さ
れ上記両トランジスタのドレイン間に接続されたスイッ
チング回路からなり、上記Ｎ型ＭＯＳトランジスタと該
スイッチング回路との接続点を出力端子とする単数又は
複数の第２のＭＯ３論理回路とを備え、上記第１．第２
のＭＯ３論理回路を交互に縦続接続してなることを特徴
とするＣＭＯＳグイナミソク論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59093481A JPS60235526A (ja) | 1984-05-08 | 1984-05-08 | Ｃｍｏｓダイナミツク論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59093481A JPS60235526A (ja) | 1984-05-08 | 1984-05-08 | Ｃｍｏｓダイナミツク論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60235526A true JPS60235526A (ja) | 1985-11-22 |
Family
ID=14083534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59093481A Pending JPS60235526A (ja) | 1984-05-08 | 1984-05-08 | Ｃｍｏｓダイナミツク論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60235526A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62232218A (ja) * | 1986-03-28 | 1987-10-12 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | ドミノ形ｍｏｓ論理ゲ−ト |
| JPS6425625A (en) * | 1987-07-22 | 1989-01-27 | Hitachi Ltd | Multistage logic circuit |
| JPS6481414A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Ltd | Semiconductor logic circuit |
| JPH01170112A (ja) * | 1987-12-25 | 1989-07-05 | Hitachi Ltd | ダイナミック型セット・リセットフリップフロップ |
| KR100314732B1 (ko) * | 1998-09-28 | 2002-01-17 | 박종섭 | 논리합회로를이용한상태머신 |
-
1984
- 1984-05-08 JP JP59093481A patent/JPS60235526A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62232218A (ja) * | 1986-03-28 | 1987-10-12 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | ドミノ形ｍｏｓ論理ゲ−ト |
| US4780626A (en) * | 1986-03-28 | 1988-10-25 | U.S. Philips Corporation | Domino-type MOS logic gate having an MOS sub-network |
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