JPS59175B2 - 三値論理回路 - Google Patents
三値論理回路Info
- Publication number
- JPS59175B2 JPS59175B2 JP53021374A JP2137478A JPS59175B2 JP S59175 B2 JPS59175 B2 JP S59175B2 JP 53021374 A JP53021374 A JP 53021374A JP 2137478 A JP2137478 A JP 2137478A JP S59175 B2 JPS59175 B2 JP S59175B2
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- Japan
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- inverter
- circuit
- inverter circuit
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- output
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
本発明は三値論理回路に関する。
第１図および第２図に三値論理回路の回路図および動作
原理を説明する特性図を示す。
原理を説明する特性図を示す。
第１図に於いて、１は入力回路であり、２，３は異なっ
たン スレッショルド電位Ｖ ｔＡ −Ｖｔｎ を有ス
るインバータ回路である。
たン スレッショルド電位Ｖ ｔＡ −Ｖｔｎ を有ス
るインバータ回路である。
入力回路１からはバイレベル（電源電圧■ ）、中間レ
ベル（−−ＶＤＤ）、ローＤ２ レベル（接地電位０）の３レベルが出力されてい； る
。
ベル（−−ＶＤＤ）、ローＤ２ レベル（接地電位０）の３レベルが出力されてい； る
。
インバータ回路２のスレッショルド電位＊ １
ｖｔＡは第２図の如く０くＶｔＡ＜７ＶＤＤに設定され
、インバータ回路３のスレッショルド電位Ｖｔｎは第２
図に示す様ニーｖＤＤ〈ｖｔＢ＜ＶＤ。
、インバータ回路３のスレッショルド電位Ｖｔｎは第２
図に示す様ニーｖＤＤ〈ｖｔＢ＜ＶＤ。
に設定されるので第２図に示すインバータ特性が得られ
る。
る。
従って下表の如く３つの入力レベルに対応してインバー
タ回路２，３の出力レベルＸ。
タ回路２，３の出力レベルＸ。
Ｙは変化する。
斯上した三値論理回路は異なるスレッショルド電位のイ
ンバータ回路を形成することにより達成される。
ンバータ回路を形成することにより達成される。
相補型ＭＯ３）ランジスタを用いた場合斯るインバータ
回路は容易に得られる。
回路は容易に得られる。
しかしながら同導電チャンネルのエンハンスメン） ｕ
ＭＯ８トランジスタで構成する場合前述したインバータ
回路３を安定して得ることが困難である。
ＭＯ８トランジスタで構成する場合前述したインバータ
回路３を安定して得ることが困難である。
この理由は同導電チャンネルのエンハンスメント型ＭＯ
Ｓトランジスタで構成されるインバータ特性は負荷ＭＯ
８）ランジスタとドライブＭＯ８）ランジスタのベータ
、レシオによって設定できるが、入カル ベルが−ＶＤＤ以上で反転するにはベータ、レシオを１
以下に設定しなくてはならず十分な電圧増１］率が得ら
れず出力レベルの振幅が不充分でありＦ１４のインバー
タ特性が得られないからである。
Ｓトランジスタで構成されるインバータ特性は負荷ＭＯ
８）ランジスタとドライブＭＯ８）ランジスタのベータ
、レシオによって設定できるが、入カル ベルが−ＶＤＤ以上で反転するにはベータ、レシオを１
以下に設定しなくてはならず十分な電圧増１］率が得ら
れず出力レベルの振幅が不充分でありＦ１４のインバー
タ特性が得られないからである。
本発明は斯点に鑑みてなされ、同導電チャンネルのエン
ハンスメント型ＭＯ８Ｉ−ランジスタ（以下Ｅ−ＭＯ８
Ｔと略す）で構成される三値論理回路を実現するもので
ある。
ハンスメント型ＭＯ８Ｉ−ランジスタ（以下Ｅ−ＭＯ８
Ｔと略す）で構成される三値論理回路を実現するもので
ある。
以下に第３図乃至第６図を参照して本発明の一実施例を
詳述する。
詳述する。
本発明に依る三値論理回路は第３図に示す如く入力回路
１と第１のインバータ手段２と第２のインバータ手段３
より構成されている。
１と第１のインバータ手段２と第２のインバータ手段３
より構成されている。
入力回路１は直列に接続されたインピーダンスの等しい
２個の負荷Ｅ−ＭＯ８Ｔ１１．１２で形成される中間レ
ベル設定回路１３と入力端子にバイレベル（電源電圧Ｖ
ＤＤ）ローレベル（接地電位０）および開放状態を選択
するスイッチ１４とで構成され、スイッチ１４がＶＩ）
Ｄに接触するとバイレベルとなり、スイッチ１４が接地
電位に接触するとローレベルとなり、スイッチ１４が開
放のときは中間レベル設定回路１３によって電源電圧Ｖ
ＤＤが等分されて中間レベル（−ＶＩ）Ｄ）となる。
２個の負荷Ｅ−ＭＯ８Ｔ１１．１２で形成される中間レ
ベル設定回路１３と入力端子にバイレベル（電源電圧Ｖ
ＤＤ）ローレベル（接地電位０）および開放状態を選択
するスイッチ１４とで構成され、スイッチ１４がＶＩ）
Ｄに接触するとバイレベルとなり、スイッチ１４が接地
電位に接触するとローレベルとなり、スイッチ１４が開
放のときは中間レベル設定回路１３によって電源電圧Ｖ
ＤＤが等分されて中間レベル（−ＶＩ）Ｄ）となる。
第１のインバータ手段２は中間レベル以下で反転する通
常の負荷Ｅ−ＭＯ８Ｔ２１およびドライブＥ−ＭＯ８Ｔ
２２で構成されるインバータ回路であり、ベータ、レシ
オを例えば５０程度に設計すると良い。
常の負荷Ｅ−ＭＯ８Ｔ２１およびドライブＥ−ＭＯ８Ｔ
２２で構成されるインバータ回路であり、ベータ、レシ
オを例えば５０程度に設計すると良い。
第１のインバータ手段２のインバータ特性は第５図に実
線で示すものとなる。
線で示すものとなる。
第２のインバータ手段３は本発明の最も特徴とする点で
ある。
ある。
第２のインバータ手段３は第１、第２および第３のイン
バータ回路３１，３２゜３３で構成され、各インバータ
回路３１，３２゜３３は継続接続されている。
バータ回路３１，３２゜３３で構成され、各インバータ
回路３１，３２゜３３は継続接続されている。
更に第１および第２のインバータ回路３１，３２は負荷
Ｅ−ＭＯ３Ｔ３４．３６とドライブＥ−ＭＯ８Ｔ３５．
３７により構成され、第３のインバータ回路３３も負荷
Ｅ−ＭＯ８Ｔ３８とドライブＥ−ＭＯ８Ｔ３９で構成さ
れている。
Ｅ−ＭＯ３Ｔ３４．３６とドライブＥ−ＭＯ８Ｔ３５．
３７により構成され、第３のインバータ回路３３も負荷
Ｅ−ＭＯ８Ｔ３８とドライブＥ−ＭＯ８Ｔ３９で構成さ
れている。
更にまた第２のインバータ回路３２の負荷Ｅ−ＭＯ８Ｔ
３６のゲートには入力回路１からの出力が印加され、出
力の３つのレベルに応答して負荷Ｅ−ＭＯ８Ｔ３６のイ
ンピーダンスを可変としている。
３６のゲートには入力回路１からの出力が印加され、出
力の３つのレベルに応答して負荷Ｅ−ＭＯ８Ｔ３６のイ
ンピーダンスを可変としている。
第２のインバータ回路３２の負荷Ｅ−ＭＯ８Ｔ３６のド
レインを電源ＶＤＤではなくゲートに接続しても同一の
動作が得られす る。
レインを電源ＶＤＤではなくゲートに接続しても同一の
動作が得られす る。
第１のインバータ回路３１は一■ からＶＤＤＤＤ
の間で大きい出力振幅が得られる様に設計され、本例で
はベータ、レシオを１と設定した。
はベータ、レシオを１と設定した。
ベータ・レシオ１の第１のインバータ回路３１のインバ
ータ特性は第４図実線■で示す。
ータ特性は第４図実線■で示す。
第２のインバータ回路３２は第１のインバータ回路３１
の出力振幅（第２のインバータ回路３２の入力振幅でも
ある）の間で太きい出力振幅が得られる様に設計され、
本例ではベータ・レシオを３に設定した。
の出力振幅（第２のインバータ回路３２の入力振幅でも
ある）の間で太きい出力振幅が得られる様に設計され、
本例ではベータ・レシオを３に設定した。
ベータ・レシオ３の第２のインバータ回路３２のインバ
ータ特性は第４図実線◎で示し、更に第２のインバータ
回路３２の負荷Ｅ−ＭＯ８Ｔ３６のゲートが−ＶＤＤに
バイアスされたときのインバータ特性は第４図実線○で
示す。
ータ特性は第４図実線◎で示し、更に第２のインバータ
回路３２の負荷Ｅ−ＭＯ８Ｔ３６のゲートが−ＶＤＤに
バイアスされたときのインバータ特性は第４図実線○で
示す。
第３のインバータ回路３３は前述した第１のインバータ
手段２のインバータ回路と略同−のインバータ特性を有
する様に設計されている。
手段２のインバータ回路と略同−のインバータ特性を有
する様に設計されている。
斯上した第２のインバータ手段３の具体的な動作につい
て説明する。
て説明する。
同第４図ではＶＩ）ＤをＩＯＶとし、各Ｅ−ＭＯ８Ｔ３
４，３５．３６．３７のスレッショルド電圧を１■とし
た。
４，３５．３６．３７のスレッショルド電圧を１■とし
た。
前述した第１のインバータ回路３１では第４図実線■で
示されす る様に−Ｖ からＶＩ）Ｄ、具体的には５ｖ〜ＩＯＶＤ
Ｄ の入力振幅に対して約５ｖ〜３Ｖの出力振幅が得られ、
この出力振幅は第２のインバータ回路３２の入力振幅と
して利用される。
示されす る様に−Ｖ からＶＩ）Ｄ、具体的には５ｖ〜ＩＯＶＤ
Ｄ の入力振幅に対して約５ｖ〜３Ｖの出力振幅が得られ、
この出力振幅は第２のインバータ回路３２の入力振幅と
して利用される。
第２のインバータ回路３２は負荷Ｅ−ＭＯ８Ｔ３６のイ
ンピーダンスに応答して第４図実線＠から実線ｏまでそ
の人出力特性はシフトするため第２のインバータ回路３
２では第２のインバータ回路３２０入力振幅が小さいに
も拘らず約５．７Ｖ〜０．５ｖと略０からｖＤＤまでの
太きい出力振幅が実現できる。
ンピーダンスに応答して第４図実線＠から実線ｏまでそ
の人出力特性はシフトするため第２のインバータ回路３
２では第２のインバータ回路３２０入力振幅が小さいに
も拘らず約５．７Ｖ〜０．５ｖと略０からｖＤＤまでの
太きい出力振幅が実現できる。
従って第１のインバータ回路３１に印加される一ＶＤＤ
〜２ ＶＤＤの入力に対して第２のインバータ回路３２の出力
は第５図に一点破線で示す如く入カーＶＤＤ付近より始
まり約４５°の傾きを有し入力ＶＤＤで出力が約７モと
なる特性曲線となる。
〜２ ＶＤＤの入力に対して第２のインバータ回路３２の出力
は第５図に一点破線で示す如く入カーＶＤＤ付近より始
まり約４５°の傾きを有し入力ＶＤＤで出力が約７モと
なる特性曲線となる。
第３のインバータ回路３３にはこの第２のインバータ回
路３２の出力がそのスレッショルド電位に達すると反転
するので第５図に点線で示すインバータ特性が得られる
。
路３２の出力がそのスレッショルド電位に達すると反転
するので第５図に点線で示すインバータ特性が得られる
。
従って、本発明に依れば第１のインバータ手段２によっ
て第１図に示すスレッショルド電位ｖｔＡを有するイン
バータ回路が得られ、第２のインバータ手段３によって
第１図に示すスレッショルド電位Ｖｔｎ を有するイン
バータ回路が得られるので、前述した表に示す様に三値
論理回路で実現できる。
て第１図に示すスレッショルド電位ｖｔＡを有するイン
バータ回路が得られ、第２のインバータ手段３によって
第１図に示すスレッショルド電位Ｖｔｎ を有するイン
バータ回路が得られるので、前述した表に示す様に三値
論理回路で実現できる。
本発明に於いて前述した如く第２のインバータ手段３の
第１および第２のインバータ回路３１゜３２のベータ・
レシオは選択して設計する必要がある。
第１および第２のインバータ回路３１゜３２のベータ・
レシオは選択して設計する必要がある。
これは第５図からも明白な様に第１のインバータ回路３
１の一■ からＶＤＤの入力振幅の間ＤＤ で第３のインバータ回路３３のインバータ特性全点線で
示す様に確実に反転させるために第２のインバータ回路
３２の出力振幅をできるだけ０■から−ＶＤＤマでシフ
トさせて確実に第３のインバーり回路３３のスレッショ
ルド電位を交わらせるからである。
１の一■ からＶＤＤの入力振幅の間ＤＤ で第３のインバータ回路３３のインバータ特性全点線で
示す様に確実に反転させるために第２のインバータ回路
３２の出力振幅をできるだけ０■から−ＶＤＤマでシフ
トさせて確実に第３のインバーり回路３３のスレッショ
ルド電位を交わらせるからである。
本発明者の実験結果に依れば第２のインバータ回路３２
の負荷Ｅ−ＭＯ３Ｔ３６のゲートが′ｖＤＤのとき第２
のインバータ回路３２の出力Ｖｏｕｒ２は ■ ≧−ＶＤＤ ＯＵＴ２ ２ を満足し、且つ負荷Ｅ−ＭＯ８Ｔ３６のゲートが７鳳。
の負荷Ｅ−ＭＯ３Ｔ３６のゲートが′ｖＤＤのとき第２
のインバータ回路３２の出力Ｖｏｕｒ２は ■ ≧−ＶＤＤ ＯＵＴ２ ２ を満足し、且つ負荷Ｅ−ＭＯ８Ｔ３６のゲートが７鳳。
のときはを満足する様に第１および第２のインバータ回
路３Ｌ３２のベータ・レシオを選定する。
路３Ｌ３２のベータ・レシオを選定する。
第６図に前述した２つの不等式を満足する範囲を示した
。
。
第６図で実線■は前者の不等式であり、実線■は後者の
不等式を示しており、両者で囲まれた領域内から第１お
よび第２のインバータ回路３１：３２のベータ・レシオ
を選択すれば良い。
不等式を示しており、両者で囲まれた領域内から第１お
よび第２のインバータ回路３１：３２のベータ・レシオ
を選択すれば良い。
また第１のインバータ回路３１のベータ・レシオは前述
した様に第１のインバータ回路３１の出力振幅内で第２
のインバータ回路３２の大きい出力振幅を得るために第
６図からも明らかな様に第２のインバータ回路３２のベ
ータ・レシオより必然的に小さくなっている。
した様に第１のインバータ回路３１の出力振幅内で第２
のインバータ回路３２の大きい出力振幅を得るために第
６図からも明らかな様に第２のインバータ回路３２のベ
ータ・レシオより必然的に小さくなっている。
従って第６図から第１のインバータ回路３１のベータ・
レシオは０．３〜４まで、第２のインバータ回路３２の
ベータ・レシオは１〜５０までの範囲内で選択すれば良
いことが明らかである。
レシオは０．３〜４まで、第２のインバータ回路３２の
ベータ・レシオは１〜５０までの範囲内で選択すれば良
いことが明らかである。
以上に詳述した如く本発明に依れば、第２のインバータ
回路の負荷Ｅ−ＭＯ８Ｔのゲートバイア］ スを可変とすることにより一■ から′ｖＤＤＯ間でＤ
Ｄ 安定して反転する第２のインバータ手段が容易にてきＥ
−ＭＯ８Ｔで構成される三値論理回路が実現された。
回路の負荷Ｅ−ＭＯ８Ｔのゲートバイア］ スを可変とすることにより一■ から′ｖＤＤＯ間でＤ
Ｄ 安定して反転する第２のインバータ手段が容易にてきＥ
−ＭＯ８Ｔで構成される三値論理回路が実現された。
なお、本発明に於いて、入力回路１の中間レベル設定回
路１３をデプレッション型ＭＯ８）ランジスタで形成し
、まだ出力振幅を大きくするために第１のインバータ手
段２および第２のインバータ手段３の第３のインバータ
回路３３をＥ−ＭＯ８Ｔおよびデプレッション型ＭＯ８
）ランジスタで形成されるインバータに置換しても良い
。
路１３をデプレッション型ＭＯ８）ランジスタで形成し
、まだ出力振幅を大きくするために第１のインバータ手
段２および第２のインバータ手段３の第３のインバータ
回路３３をＥ−ＭＯ８Ｔおよびデプレッション型ＭＯ８
）ランジスタで形成されるインバータに置換しても良い
。
第１図および第２図は三値論理回路の原理図および動作
を説明する特性図、第３図は本発明を説明する回路図、
第４図および第５図は本発明の詳細な説明する特性図、
第６図は本発明の動作可能範囲を示す曲線図である。 主な図番の説明、１は入力回路、２は第Ｊのインバータ
手段、３は第２のインバータ手段、３１゜３２．３３は
第１、第２および第３のインバータ回路である。
を説明する特性図、第３図は本発明を説明する回路図、
第４図および第５図は本発明の詳細な説明する特性図、
第６図は本発明の動作可能範囲を示す曲線図である。 主な図番の説明、１は入力回路、２は第Ｊのインバータ
手段、３は第２のインバータ手段、３１゜３２．３３は
第１、第２および第３のインバータ回路である。
Claims (1)
- 【特許請求の範囲】 １ バイレベル・中間レベル・ローレベルの３つのレベ
ルを設定する入力回路と前記中間レベル以下で反転する
第１のインバータ手段と前記中間レベル以上で反転する
第２のインバータ手段とを備え前記入力回路の出力を前
記第１および第２のインバータ手段に入力した三値論理
回路に於いて、前記第２のインバータ手段を第１、第２
および第３のインバータ回路を継続接続して構成し、該
第１および第２のインバータ回路を同導電チャンネルの
エンハンスメント型ＭＯＳトランジスタテ形成し、前記
第２のインバータ回路の入出力特性を前記第１のインバ
ータ回路の入出力特性より１７２ＶＤＤ側にずらして出
力振幅を太きくしたことを特徴とする三値論理回路。 ２、特許請求の範囲第１項に於いて、前記第２のインバ
ータ回路の負荷ＭＯ８）ランジスタのゲートに前記入力
回路の出力を印加し前記負荷ＭＯＳトランジスタのイン
ピーダンスを可変としたことを特徴とする三値論理回路
。 ３ 特許請求の範囲第２項に於いて、前記第１のインバ
ータ回路のベータ・レシオを前記第２のインバータ回路
より小さくし且つ前記第１および第２のインバータ回路
のベータ・レシオを夫々０．３から４までと１から５０
までの間から選択して設定したことを特徴とする三値論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53021374A JPS59175B2 (ja) | 1978-02-24 | 1978-02-24 | 三値論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53021374A JPS59175B2 (ja) | 1978-02-24 | 1978-02-24 | 三値論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54114056A JPS54114056A (en) | 1979-09-05 |
| JPS59175B2 true JPS59175B2 (ja) | 1984-01-05 |
Family
ID=12053312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53021374A Expired JPS59175B2 (ja) | 1978-02-24 | 1978-02-24 | 三値論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100524A (en) * | 1980-01-17 | 1981-08-12 | Matsushita Electric Works Ltd | Reset/counter test mode switching circuit of electronic timer |
| JPS56164631A (en) * | 1980-05-22 | 1981-12-17 | Toshiba Corp | Signal line precharging circuit |
| US4449065A (en) * | 1981-10-02 | 1984-05-15 | Fairchild Camera & Instrument Corp. | Tri-level input buffer |
| JPH0618323B2 (ja) * | 1983-02-10 | 1994-03-09 | 株式会社東芝 | 半 導 体 集 積 回 路 |
-
1978
- 1978-02-24 JP JP53021374A patent/JPS59175B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54114056A (en) | 1979-09-05 |
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